「sRAM」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

A CPU 105 counts absent pixels recorded in an SRAM 102 and instructs a sound source generation device 106 for generating a beep sound, if the count value exceeds a predetermined value, thereby warning a user of a decrease in the quality of output data due to dirt on the optical path of a reader through a loudspeaker 107.例文帳に追加

ＣＰＵ１０５はＳＲＡＭ１０２に記録された欠落画素の数をカウントし、予め定めた一定値以上の場合に音源発生装置１０６にビープ音などの発生を指示する制御を行い、使用者に読取装置の光路上に汚れによって出力データの品質が低下していることをスピーカ１０７から警告する。 - 特許庁

An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.例文帳に追加

ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁

In the data terminal equipment 10, a CPU 20 stores the information for the reception date of the received signal or the information of a time interval from a prescribed reference date in the SRAM 23, by referring to the time data of a clock circuit 22 and transmits the stored time information via the public telephone line 40 to the data colleting center device 30.例文帳に追加

データ端末装置１０において、ＣＰＵ２０は、クロック回路２２の計時データを参照して、受信された信号の受信日時情報又は所定の基準日時からの時間間隔情報をＳＲＡＭ２３に記憶し、記憶された時間情報を公衆電話回線４０を介してデータ収集センター装置３０に送信する。 - 特許庁

To prevent causing damage to authentication history data or file systems which may occur at power supply cutoff when performing writing from SRAM as a temporary buffer of the authentication history data in a management section to a CF memory as a nonvolatile memory in an authentication device where an authentication section performing authentication processes and the management section storing authentication history are integrated.例文帳に追加

認証処理を実行する認証部と、認証履歴を記憶する管理部とが一体となった認証装置において、管理部における認証履歴のデータの一時バッファであるＳＲＡＭから不揮発性メモリであるＣＦメモリへの書込み時において電力の供給が断たれた場合に発生しうる認証履歴データやファイルシステムの破損を防ぐ。 - 特許庁

A compound machine 1 includes an error detection unit 10a detecting the error, an operation panel 15 including a display device 15a displaying the error, a buzzer 15b emitting a warning sound and a warning lamp 15c and selectively informing the user of the error by using them, and a SRAM 13 backed up by a battery and storing error information during a super sleep mode.例文帳に追加

複合機１は、エラーを検知するエラー検知部１０ａと、エラーを表示する表示装置１５ａ、警告音を発するブザー１５ｂ、及び警告灯１５ｃを有し、これらを選択的に用いてエラーを報知する操作パネル１５と、電池によってバックアップされ、スーパースリープモード中にエラー情報を格納するＳＲＡＭ１３とを備える。 - 特許庁

In this DMD(digital micromirror device), an SRAM(static random access memory) 12 is monolithically formed on the principal surface of a silicon substrate 10 as an address circuit for one cell, and a reflection type digital optical switch or an optical modulation element 16 for one cell made of a metal with three layers such as aluminum is monolithically formed on the SRAM12 through an oxide film 14.例文帳に追加

このＤＭＤにおいては、シリコン基板１０の主面に１セル分のアドレス回路としてＳＲＡＭ１２がモノシリックに形成されるとともに、このＳＲＡＭ１２の上に酸化膜１４を介して三層の金属たとえばアルミニウムからなる１セル分の反射型ディジタル光スイッチまたは光変調素子１６がモノシリックに形成されている。 - 特許庁

Then, a READ counter to be increased or decreased in an H pixel cycle or a V pixel cycle by a 1 pixel unit and the READ counter to be increased or decreased by an H pixel unit or a V pixel unit are provided and the read address of the SRAM is selected by the combination of the counters, a multiplier 108 and an adder 109.例文帳に追加

次に、１画素単位でＨ画素周期またはＶ画素周期でインクリメントまたはデクリメントするＲＥＡＤカウンタ、Ｈ画素単位またはＶ画素単位でインクリメントまたはデクリメントするＲＥＡＤカウンタを設けておいて、それらのカウンタと乗算器１０８と加算器１０９の組み合わせにより、ＳＲＡＭのリードアドレスを選択する。 - 特許庁

When a stopped condition is detected by a stop detecting part (S11), it is determined whether the stopped condition continues for a prescribed time or more by a control part (S12-S14), and parking position information and various kinds of information about parking are stored in an SRAM as parking history information in the case of the prescribed time or more (S15).例文帳に追加

停止検出部により停止状態と検出した時は（Ｓ１１）、制御部１９によりその停止状態が所定時間以上かどうかの判別を行い（Ｓ１２〜Ｓ１４）、所定時間以上であれば、駐車位置情報と駐車に関する各種情報を駐車履歴情報としてＳＲＡＭに記憶するようにした（Ｓ１５）。 - 特許庁

A first element 57a and a second element 57b constituting a sensor element receives far infrared rays emitted from a passerby being the traveling object in a moving direction and CPU 71 compares data converted to a digital signal and data which is stored in a data memory (SRAM) 75 and should be compared with each other and measures the moving direction of passerbys and its number.例文帳に追加

センサ素子(57)を構成する第１の素子(57a) 及び第２の素子(57b) が、移動体である通行者(35)が発する遠赤外線を進行方向に応じて受光し、ＣＰＵ(71)がデジタル信号に変換されたデータとデータメモリー（ＳＲＡＭ）(75)に記憶された比較されるべきデータとを比較し、通行者(35)の進行方向とその数を計測する。 - 特許庁

To provide a method and circuit for driving a quad data rate synchronous SRAM which can perform the read/write operation in one cycle in a QDR device in which the read/write operation are completely independently performed in a double data rate type and which can read data in a burst length according to one address variation by using a prefetched method in the read operation.例文帳に追加

リードとライトが完全に独立的にダブルデータレート形式で動くＱＤＲ素子において１つのサイクルでリードとライトが可能であり、リード時にプリフェッチ形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスＳＲＡＭの駆動方法及び駆動回路を提供する。 - 特許庁

In the case of executing initialization at the time of turning on a power supply in order to speed up even processing, a transfer program stored in a ROM 12 transfers a program from the ROM 14 to an execution RAM 13 being a high-speed volatile memory such as an SRAM, and at the occurrence of an event, the CPU 11 executes the program stored in the RAM 13.例文帳に追加

一方、イベント処理の高速化のため、ＲＯＭ１２に格納される転送プログラムにより、電源投入時の初期化の際に低速ＲＯＭ１４から高速型揮発性メモリの例えばＳＲＡＭによる実行ＲＡＭ１３に転送し、イベント発生の際にＣＰＵ１１は、高速型の実行ＲＡＭ１３上でプログラムを実行している。 - 特許庁

When read-processing of data is required from a SDRAM 21 by the instruction of a CPU 22 or access is required from a DMA while write- processing of data is performed, the requirement is informed to a bus orbiter 33, a SRAM control section 34 starts processing for access requirement of the DAM even if read-out or write-in of data is being performed by the instruction of the CPU 22.例文帳に追加

ＣＰＵ２２の指示によってＳＤＲＡＭ２１からデータのリード処理、又はデータのライト処理が行われている間、ＤＭＡからのアクセス要求があると、バスアービタ３３に当該要求が通知され、ＳＲＡＭ制御部３４はＣＰＵ２２の指示によるデータ読み出し又はデータ書き込み中であってもＤＭＡのアクセス要求に対する処理を開始する。 - 特許庁

Then, the wiring positions are decided through automatic arrangement processings, by using the library for the SRAM marco arrangement and wiring including the wiring lining region and the library of the other marco cells and standard cells (S10), and wiring is installed taking into consideration the limitation of the wiring direction set in the wiring limiting are by the automatic wiring processing (S11).例文帳に追加

そして、配線制限領域を含むＳＲＡＭマクロの配置配線用ライブラリ及びその他マクロセル及びスタンダードセルのライブラリを使用して、自動配置処理によりこれらの配置位置を決定し（Ｓ１０）、自動配線処理により配線制限領域で設定した配線方向の制限を考慮した配線を敷設する（Ｓ１１）。 - 特許庁

A display device 107, which receives image data transmitted from an imaging device 102 via packet communications based on IPsec protocols, determines a degree of importance of image data received by an importance degree determination module 115, and preferentially stores security association (SA) corresponding to transmission of the image of high importance to a first SA storage module (SRAM) 116.例文帳に追加

ＩＰｓｅｃプロトコルに基づくパケット通信により撮像装置１０２から送信された画像データを受信する表示装置１０７は、重要度判定部１１５において受信した画像データの重要度を判定し、重要度の高い画像伝送に対応するＳＡ(セキュリティアソシエーション)を第一ＳＡ記憶部１１６(ＳＲＡＭ)に優先的に保持する。 - 特許庁

The SRAM includes: a first CNT inverter including at least a first CNT transistor; a second CNT inverter including at least a second CNT transistor and connected to the first CNT inverter; a first switching transistor connected to at least the first CNT inverter; and a second switching transistor connected to at least the second CNT inverter.例文帳に追加

少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、少なくとも第２ＣＮＴトランジスタを備え、第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、少なくとも第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、少なくとも第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備えるＳＲＡＭである。 - 特許庁

In the semiconductor device having an SRAM consisting of a plurality of memory cells 50, path gate transistors Q5, Q6 constituting each memory cell 50 are each a bulk transistor (directly formed on a silicon substrate), and the other transistors Q1-Q4 are each an SOI transistor (formed on an Si layer of an SOI structure partially formed on the silicon substrate).例文帳に追加

複数のメモリセル５０からなるＳＲＡＭを有する半導体装置であって、メモリセル５０を構成するパスゲートトランジスタＱ５，Ｑ６は（シリコン基板に直接形成された）バルクトランジスタであり、それ以外のトランジスタＱ１〜Ｑ４は（シリコン基板に部分的に形成されたＳＯＩ構造のＳｉ層に形成された）ＳＯＩトランジスタである。 - 特許庁

In the fabrication process, a silicon nitride film 9 is left only on a region for forming the gate electrode 8A (word line WL) of an MISFET for selecting the memory cell of a DRAM, and not left on the gate electrode 8B of an MISFET constituting a logic LSI and on the gate electrodes 8C and 8D constituting the memory cell of an SRAM.例文帳に追加

ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化シリコン膜９を残し、ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの上部には窒化シリコン膜９を残さないようにする。 - 特許庁

In this image forming apparatus, when it is decided that the rewriting of a program fails, a CPU 100 starts a recovery program from an SRAM 102 by a CE switching part 105 whose status is held by a battery 107, and writes back FROM data saved to an HDD 108 to an FROM 101, and performs preparation to update the program again.例文帳に追加

本発明の画像形成装置は、プログラムの書き換えが失敗したと判断した場合、ＣＰＵ１００が、バッテリ１０７により状態が保持されたＣＥ切り替え部１０５により、ＳＲＡＭ１０２からリカバリープログラムを起動し、ＨＤＤ１０８に待避したＦＲＯＭデータをＦＲＯＭ１０１へ書き戻し、再びプログラムのアップデートを行う準備を行う。 - 特許庁

To provide a method of manufacturing semiconductor device which is suitable for improvement in the information storing characteristic of a semiconductor device such as DRAM and SRAM or the like through reduction of a junction leak current resulting from a defect, by processing vacant hole defect remaining in the source-drain diffusing layer.例文帳に追加

ソース・ドレイン拡散層に残留する空孔欠陥に対する処理を行うことにより、欠陥起因の接合リーク電流を低減する半導体装置の製造方法を提供し、これによってＤＲＡＭやＳＲＡＭ等の半導体記憶装置の情報保持特性を向上させるために好適な半導体装置の製造方法を提供する。 - 特許庁

To provide a method of manufacturing a semiconductor device with little bonding leakage current of a defective reason by reducing a crystal defect without heat treating at a high temperature for a long time and to provide the method of manufacturing the semiconductor device suitable to improve information maintenance property of a DRAM by this or to reduce the current at the standby time of an SRAM.例文帳に追加

高温で長時間の熱処理を行うことなく、結晶欠陥を低減することによって、欠陥起因の接合リーク電流の少ない半導体装置の製造方法を提供し、これによってＤＲＡＭの情報保持特性を改善し、或いはＳＲＡＭの待機時電流を低減するために好適な半導体装置の製造方法を提供する。 - 特許庁

A digital tachograph 1 divides, for recording, an SRAM 4 for recording driving speed, driving distance, recording start time, time end time and time correction information into an area 4a for recording the driving speed and driving distance and an area 4b for recording the recording start time, time end time and time correction information for twenty four hours.例文帳に追加

デジタルタコグラフ１において、走行速度、走行距離、記録開始時刻および時刻終了時刻と時間の修正情報が記録されるＳＲＡＭ４を、走行速度と走行距離を記録する領域４ａと、２４時間分の記録開始時刻および時刻終了時刻と時間の修正情報を記録する領域４ｂに分割して記録する。 - 特許庁

This SRAM is provided with a P-channel MOS transistor which is provided corresponding to each row and connected between one end of a memory cell power supply wiring MVL of the corresponding row and the power supply potential VDD' to have a comparatively higher continuity resistance value and a program circuit 2 which makes non-conductive the P-channel MOS transistor 1 when a fuse 3 blows.例文帳に追加

このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１と、ヒューズ３が切断された場合にＰチャネルＭＯＳトランジスタ１を非導通にするプログラム回路２とを備える。 - 特許庁

In a SRAM, a cut-off circuit 12a comprises a P channel MOS transistor 34 connected between a source of a N-channel MOS transistor 13a constituting a bit line load and one end of a bit line BL and an inverter 33 giving an inversion signal of a signal appearing at one end of a bit line B to a gate of the P-channel MOS transistor 34.例文帳に追加

ＳＲＡＭにおいて、遮断回路１２ａは、ビット線負荷を構成するＮチャネルＭＯＳトランジスタ１３ａのソースとビット線ＢＬの一方端との間に接続されたＰチャネルＭＯＳトランジスタ３４と、ビット線ＢＬの一方端に現われる信号の反転信号をＰチャネルＭＯＳトランジスタ３４のゲートに与えるインバータ３３とを含む。 - 特許庁

The SRAM having an asymmetric silicide film has a semiconductor substrate 100 that has a lower structure in a predetermined form on which a transmission transistor 20 and a drive transistor 10 are formed separately with a predetermined interval; and spacers 107 are formed on sidewalls of gate insulating-films 105 and gate electrodes 106 of the transmission transistor 20 and the drive transistor 10 respectively.例文帳に追加

非対称シリサイド膜を有するＳＲＡＭは、所定形状の下部構造を有する半導体基板１００に、所定の間隔をおいて伝送トランジスター２０及び駆動トランジスター１０が離隔して形成され、前記伝送トランジスター２０及び駆動トランジスター１０のゲート絶縁膜１０５及びゲート電極１０６の側壁にはスペーサー１０７を各々形成する。 - 特許庁

A master slice type semiconductor device using a master wafer mounted with functional blocks (an SRAM macro 11, a logic block 12, a logic block 13, and an IP block 14) designed to perform functional operations using up to the intermediate wiring layer of a multilayer wiring structure includes pads TP for test in the intermediate wiring layer, the pads TP for test being connected to the respective functional blocks.例文帳に追加

多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 - 特許庁

A control part 100 extracts a characteristic parameter from a speech signal inputted from a speech input microphone 105, and performs respectively the pattern matching with the filtering patterns (standard pattern and patterns by speaker classifications (plural)) stored in memories (ROM 101 and SRAM 103), and ranks respective patterns in order of the high recognition rate of the specified words for each specified word.例文帳に追加

制御部１００は音声入力マイク１０５からの入力した音声信号から特徴パラメータを抽出し、メモリ（ＲＯＭ１０１及びＳＲＡＭ１０３）に格納されているフィルタリング用パターン（標準パターン及び話者別パターン（複数））とそれぞれパターンマッチングを行って、指定単語毎に各パターンに指定単語の認識度が高い順に順位を付ける。 - 特許庁

The low-heat-contraction silicon-rich silicon-nitride film can be used for forming a spacer in a CMOS device, used as a part of a dielectric stack to prevent short circuit in a densely mounted SRAM array, or used in the BiCMO treatment to form a base nitride layer and/or a nitride spacer for insulating a base from an emitter.例文帳に追加

低熱収支シリコンリッチ窒化ケイ素膜は、ＣＭＯＳ装置にスペーサを形成するために使用することが可能であり、密に実装されたＳＲＡＭアレイにおける短絡を防止するために、誘電体スタックの一部として使用することが可能であり、ベースをエミッタから絶縁するベース窒化物層および／または窒化物スペーサを形成するために、ＢｉＣＭＯ処理において使用することが可能である。 - 特許庁

The SRAM has source/drain electrodes of the transmission transistor 20 and the drive transistor 10 to which impurities are implanted in the semiconductor substrate between the gate electrodes 106; and a silicide blocking film 110 formed on a top of the structure in the transmission transistor area, and a silicide film 112 formed on a top of the gate electrode and a surface of the source/drain electrodes of the drive transistor.例文帳に追加

前記ゲート電極１０６の間の半導体基板内に、不純物が注入された前記伝送トランジスター２０と前記駆動トランジスター１０のソース／ドレーン電極を有し、前記伝送トランジスター領域の構造物の上部にシリサイドブロッキング膜１１０と、前記駆動トランジスターのゲート電極の上部及びソース／ドレーン電極の表面にシリサイド膜１１２を形成する。 - 特許庁

Each of the memory blocks 11 are provided with: a common data bus line pair DB and /DB connected through a switch transistor 16; a read-and-write amplifier 14 which reads and writes data to each of the memory blocks 11 through the common data bus line pair; and an SRAM cell 19 electrically connected to each common data bus line pair through the switch transistor.例文帳に追加

各メモリブロック１１にはスイッチトランジスタ１６を介して接続される共通データバス線対ＤＢ，／ＤＢと、各メモリブロック１１に対して共通データバス線対を介してデータの読み出し動作及び書き込み動作を行なうリードライトアンプ１４が設けられ、各共通データバス線対とそれぞれスイッチトランジスタを介して電気的に接続されるＳＲＡＭセル１９が設けられている。 - 特許庁

An output circuit of an SRAM is structured with a buffer circuit connecting in series a P-channel MOS transistor PTR5 and an N-channel MOS transistor NTR5 between the power source (SVCC5) and the ground and an analog switch SW5 inserted between the drain of the P-channel MOS transistor PTR5 forming the buffer circuit and the output terminal SDO5.例文帳に追加

電源（ＳＶＣＣ５）−接地間に、ＰチャネルＭＯＳトランジスタＰＴＲ５とＮチャネルＭＯＳトランジスタＮＴＲ５とが直列接続された構成のバッファ回路と、該バッファ回路を構成する上記ＰチャネルＭＯＳトランジスタＰＴＲ５のドレインと、出力端子ＳＤＯ５との間に挿入されるアナログスイッチＳＷ５とにより、ＳＲＡＭの出力回路を構成する。 - 特許庁

A SRAM memory cell is constituted by complementary connection of an inverter INV1 constituted of a NMOS transistor NM1 and a PMOS transistor PM1 and an inverter INV2 constituted of a NMOS transistor NM2 and a PMOS transistor PM2, A gate of the NMOS transistor N2 and a gate of the NMOS transistor N2 are connected to storage nodes NA and NB respectively.例文帳に追加

ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１により構成されるインバータＩＮＶ１と、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２により構成されるインバータＩＮＶ２との相補接続によって、ＳＲＡＭのメモリセルが構成され、記憶ノードＮＡおよびＮＢにそれぞれＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトランジスタＮ２のゲートを接続する。 - 特許庁

A high speed operation mode, such as a static column mode can be made feasible, by providing a pseudo SRAM with an ATD circuit 11 for row access, an ATD circuit 10 for column access, and a mode determination circuit 26 to find out which mode is being accessed, row access or column access, and by automatically generating the mode determination signals SC inside the chip to control the inner circuit.例文帳に追加

擬似ＳＲＡＭに、ロウアクセス用のＡＴＤ回路１１と、カラムアクセス用のＡＴＤ回路１０と、ロウアクセスとカラムアクセスのどちらのモードが実行されているかを判定するモード判定回路２６を設け、チップ内部で自動的にモード判定信号ＳＣを生成して内部回路を制御することにより、スタティックカラムモードなどの高速動作モードが可能となる。 - 特許庁

A load MISFET Qp_2 comprising the SRAM memory cell is formed by embedding a gate insulating film composed of a high dielectric constant material 19 and a gate electrode composed of a metal film 20 within a gate groove 18 after forming the gate groove 18 on a semiconductor wafer 1, and further, a capacity insulating film of a coupling capacitor C_1 is formed of the high dielectric constant material 19.例文帳に追加

半導体基板１上にゲート溝１８を形成した後、ゲート溝１８の内部に高誘電率材料１９からなるゲート絶縁膜および金属膜２０からなるゲート電極を埋め込んでＳＲＡＭメモリセルを構成する負荷用ＭＩＳＦＥＴＱｐ_2を形成し、さらに上記高誘電率材料１９によってカップリング容量Ｃ_1の容量絶縁膜を形成する。 - 特許庁

In a resume standby mode, when a leak kind determination circuit 7 determines that the component of leak current includes much gate leak and much substrate leak, a VDDR regulator 5 generates a power supply voltage VDDR of a first voltage level which is lower than a power supply voltage VDD and supplies this power supply voltage as a power supply voltage VDDR1 to an SRAM module 12 via a changeover switch 9.例文帳に追加

レジュームスタンバイモードにおいて、リーク種判定回路７はリーク電流の成分がゲートリークと基板リークが多いと判断すると、ＶＤＤＲレギュレータ５は電源電圧ＶＤＤよりも低い第１の電圧レベルの電源電圧ＶＤＤＲを生成し、切り替えスイッチ９を介して、電源電圧ＶＤＤＲ１としてＳＲＡＭモジュール１２に供給する。 - 特許庁

In the memory device, the logic data is respectively made backup into each area 103, 104 and 105 in a EEPROM 53, and when expanding the logic data on a SRAM 52, data values stored into the each area 103, 104 and 105 are read to input to a majority rule process unit 106, the unit 106 compares each data value in each area 103, 104 and 105.例文帳に追加

ＥＥＰＲＯＭ５３には各領域１０３，１０４，１０５にそれぞれ論理データがバックアップされており、この論理データをＳＲＡＭ５２上に展開する際には、ＥＥＰＲＯＭの各領域１０３，１０４，１０５に格納されたデータ値が読み出されて多数決処理ユニット１０６に入力され、多数決処理ユニット１０６は、各領域１０３，１０４，１０５からそれぞれデータ値を比較する。 - 特許庁

The semiconductor device 100 is equipped with: an SRAM 200 including a memory cell array 201 and a peripheral circuit 202; and a memory cell voltage generating section 300 in which the memory cell voltage VMM of α times (α>1) of a core power source voltage VDD is generated in accordance with the change of the core power source voltage VDD supplied to the peripheral circuit 202, and the memory cell voltage VMM is supplied to the memory cell array 201.例文帳に追加

本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 - 特許庁

SRAM cells comprise a semiconductor substrate 10 where transistors Q1 to Q6 are formed, a first interlayer insulating layer 11 formed on the semiconductor substrate 10, first contacts C1 to C10 formed on the first interlayer insulating layer 11, and first wiring layers (node wiring layers 70A and 70B, pad layers 100P1 to 100P6).例文帳に追加

ＳＲＡＭセルは、トランジスタＱ１〜Ｑ６が形成された半導体基板１０、半導体基板１０の上に形成された第１層目の層間絶縁層１１０、第１層目の層間絶縁層１１０に形成された第１層目のコンタクト部Ｃ１〜Ｃ１０、および第１層目の層間絶縁層１１０の上に形成された第１層目の配線層（ノード配線層７０Ａ，７０Ｂ、パッド層１００Ｐ１〜１００Ｐ６）を含む。 - 特許庁

When a rewriting request of the VIN code and an erasing request of the failure information are input from an external scan tool 90, an engine ECU 10 for storing the VIN code in an EEPROM 19 erases the failure information stored in its own SRAM 18 and decides whether the erasing of the failure information is completed in the other ECUs (a HVECU 20 and ECTECU 30, for instance).例文帳に追加

外部のスキャンツール９０からＶＩＮコードの書き換え要求、及び故障情報の消去要求が入力されると、ＶＩＮコードをＥＥＰＲＯＭ１９に記憶するエンジンＥＣＵ１０は、自身のＳＲＡＭ１８に記憶された故障情報を消去するとともに、他のＥＣＵ（例えばＨＶＥＣＵ２０、ＥＣＴＥＣＵ３０）にて故障情報の消去が完了したか否かを判定する。 - 特許庁

In this SRAM circuit, the memory cell is composed of a pair of driver transistor NMOS 1, NMOS 2 and a pair of access transistor PMOS 1, PMOS 2, and n (n is integer of ≥2) pieces of memory cells MC1-MCn are cascade-connected to one pair of digit lines D, /D.例文帳に追加

一対のドライバトランジスタＮＭＯＳ１，ＮＭＯＳ２と、一対のアクセストランジスタＰＭＯＳ１，ＰＭＯＳ２でメモリセルが構成され、ｎ個（ｎは２以上の整数）のメモリセルＭＣ１〜ＭＣｎが１つのデジット線対Ｄ，／Ｄに縦続接続のＳＲＡＭ回路で、メモリセルの選択時にメモリセルに流れる電流Ｉｏｎと、メモリセルが非選択のときにメモリセルに流れる電流Ｉｏｆｆと、メモリセルの個数ｎとの間に、（１）式を満たす関係が存在する。 - 特許庁

When a metal wiring layer connected with a gate layer is formed above the gate layer in order to transmit an electric signal to the gate layer of a MOS transistor formed in a functional circuit region adjacent to the cell formation region of an SRAM memory cell, the metal wiring layer is arranged in a layer different from a wordline layer formed above the gate layer at a metal damascene process using a second metal damascene process.例文帳に追加

ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。 - 特許庁

A portable phone MS transfers an upload instruction including a telephone number to specify the portable phone MS capable of mobile communication and mobile set information being information stored in an SRAM 163 of the portable phone MS to a mobile packet communication network MPN, which specifies a storage address being a storage address corresponding to the telephone number and overwrites the mobile set information to the storage address as storage information.例文帳に追加

移動データ通信可能な携帯電話機ＭＳを特定するための電話番号と当該携帯電話機ＭＳのＳＲＡＭ１６３に格納されている情報である移動機情報とを含んだアップロード指示を、携帯電話機ＭＳ側から移動パケット通信網ＭＰＮ側へ転送し、移動パケット通信網ＭＰＮ側では当該電話番号に応じた記憶位置である保管アドレスを特定し、この保管アドレスに当該移動機情報を保管情報として上書きする。 - 特許庁