「sRAM」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

In this onboard electronic controller 1, even if the cranking occurs, an operation voltage holding circuit 10 holds an operation voltage of the SRAM 6 during a period wherein the cranking occurs not less than a prescribed voltage.例文帳に追加

車載電子制御装置１において、クランキングが発生したとしても、動作電圧保持回路１０は、クランキングが発生している期間中のＳＲＡＭ６の動作電圧を所定電圧以上に保持する。 - 特許庁

The improvement is adaptable for SRAM, DRAM, mask ROM, etc., and by integrally forming the memory circuit with the display device, a configuration of the more multi-functional display device is attainable.例文帳に追加

本発明はＳＲＡＭ、ＤＲＡＭ、マスクＲＯＭなどに適応が可能であり、本発明のメモリ回路を表示装置と一体形成することで、より多機能な表示装置を構成することが可能になる。 - 特許庁

To make an arbitratin means for contention, in a semiconductor storage device having a pseudo-SRAM and a flash-type memory in a multichip package (MCP) when a transmission request is made from an external CPU while internal data are transmitted.例文帳に追加

フラッシュメモリと擬似ＳＲＡＭをＭＣＰにした半導体記憶装置において、内部データ転送動作中に外部ＣＰＵから転送要求があったときの競合調停を可能とする。 - 特許庁

A SRAM(static random access memory) chip generates address A0' signal-address A18' signal, based on counts of an external clock signal by counters (T flip-flop 120-0 to 0-120-17) in a burn-in mode.例文帳に追加

ＳＲＡＭチップは、バーンインモード中、カウンタ（Ｔフリップフロップ１２０−０〜１２０−１７）による外部からのクロック信号のカウントをもとにして、アドレスＡ０′信号〜アドレスＡ１８′信号を生成する。 - 特許庁

The power supply of the semiconductor device having a memory cell such as a flip-flop, a RAM or an SRAM is turned on, and a logic signal of a Hi or Lo first output from each memory cell is acquired.例文帳に追加

フリップフロップ、ＲＡＭあるいはＳＲＡＭ等のメモリセルを有する半導体装置の電源をオンにして、各メモリセルから最初に出力されるＨｉまたはＬｏの論理信号を取得する。 - 特許庁

The lower three bits of the read address AR0 are the initial values of a read pointer RP, and pixel data "1-1", "2-1", "3-1", "4-1" pointed by a read pointer RP are selected from the data D1 of the SRAM 80 and read out as data D2.例文帳に追加

リードアドレスＡＲ０の下位３ビットをリードポインターＲＰの初期値とし、ＳＲＡＭ８０のデータＤ１からリードポインターＲＰの指す画素データ「1-1」「2-1」「3-1」「4-1」を選択しデータＤ２として読み出す。 - 特許庁

When a sleep signal is made active, the chip 3 transfers data in a data holding part 10 to the chip 2 before interruption of power, and the chip 2 stores and holds the transferred data in a SRAM 6.例文帳に追加

そして、チップ３は、スリープ信号がアクティブになると、電源が遮断されるまでの間にデータ保持部１０のデータをチップ２側に転送し、チップ２は転送されたデータをＳＲＡＭ６に記憶させて保持する。 - 特許庁

This memory circuit can be applied to an SRAM, a DRAM, a mask ROM and the like and a display device having multiple functions can be formed by forming the memory circuit integrally with the display device.例文帳に追加

本発明はＳＲＡＭ、ＤＲＡＭ、マスクＲＯＭなどに適応が可能であり、本発明のメモリ回路を表示装置と一体形成することで、より多機能な表示装置を構成することが可能になる。 - 特許庁

To provide a semiconductor device equipped with a transistor for a logic region and a transistor for an SRAM region, wherein an appropriate threshold voltage with little variation is set for each transistor, and a method for manufacturing the same.例文帳に追加

ばらつきの少ない適切な閾値電圧がそれぞれ設定されたＬｏｇｉｃ領域およびＳＲＡＭ領域のトランジスタを備えた半導体装置およびその製造方法を提供する。 - 特許庁

To provide a heat insulation charge memory circuit having nanoscale configuration by increasing design flexibility of a circuit by charging slowly using heat insulation charge in an SRAM and reducing the maximum current.例文帳に追加

ＳＲＡＭにおいて断熱充電を用いて緩やかに充電することにより回路の設計自由度を増し、最大電流を低減させ、ナノスケールの回路構成による断熱充電メモリ回路を提供する。 - 特許庁

Since the data to be accessed from the second memory via the high-speed serial causes latency, the configuration of data SRAM for head discharging set in the inkjet head controller is changed.例文帳に追加

ただし、第２のメモリから、高速シリアル経由してアクセスするデータは、レイテンシが生じるので、インクジェットヘッドコントローラの内部に設けられているヘッド吐出用データＳＲＡＭのコンフィグレーションを変更する。 - 特許庁

To provide a method for testing a semiconductor memory device, which detects a minute defect in an SRAM memory cell without finely controlling a voltage or excessively increasing measuring time.例文帳に追加

電圧を細かく制御させることなく、かつ測定時間を極端に増大させることなく、ＳＲＡＭメモリセルの微小欠陥を検出可能な半導体記憶装置の試験方法を提供する。 - 特許庁

The bit cells 12 of the prescribed numbers are accessed by receiving addresses, and a reset signal utilized for enabling a sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

To provide a structure capable of forming an SRAM of a high-resistance element type on an SOI wafer, without causing the area to increase by a process having affinity with conventional CMOS processes, and to provide a manufacturing method therefor.例文帳に追加

ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭの構造及びその製造方法を提供する。 - 特許庁

The predetermined number of bit cells 12 are accessed by receiving addresses, and a reset signal utilized for enabling the sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

The semiconductor memory 1 has a plurality of SRAM cells 11 provided with a pair of access transistors Q1 and Q1', a pair of drive transistors Q2 and Q2' and a pair of load transistors Q3 and Q3'.例文帳に追加

半導体記憶装置１は、一対のアクセストランジスタＱ１，Ｑ１’、一対のドライブトランジスタＱ２，Ｑ２’および一対の負荷トランジスタＱ３，Ｑ３’を有するＳＲＡＭセル１１，１１，…を備えている。 - 特許庁

To provide a semiconductor integrated circuit device provided with a impurities buried layer for a measure to count an α-ray soft error and has an SRAM capable of being reduced in wirings for potential supply.例文帳に追加

α線ソフトエラー対策の埋め込み不純物層を設け、かつ電位供給のための配線を少なくすることができるＳＲＡＭを有する半導体集積回路装置を提供する。 - 特許庁

The p-type dopant concentration of a region in the ROM region 1 where the channel of a MOS transistor 1t is formed, and that of a region in the SRAM region 3 where a channel of an access transistor 4 is formed, are nearly identical with each other.例文帳に追加

ＲＯＭ領域１のＭＯＳトランジスタ１ｔおよびＳＲＡＭ領域３のアクセストランジスタ４のチャネルが形成される領域のｐ型不純物濃度はほぼ等しくなっている。 - 特許庁

When either state of these latches is altered by SER phenomena (soft error rate: collision of the alpha particle or the cosmic ray, and the like), the recovery data for the redundant latch of the SRAM is mapped incorrectly.例文帳に追加

これらラッチのいずれかの状態が、ＳＥＲ（ソフトエラーレート：アルファ粒子または宇宙線の衝突等）事象により変化した場合、ＳＲＡＭの冗長ラッチの修復データが、不正確にマッピングされる。 - 特許庁

Disclosed is a semiconductor integrated circuit which has a memory cell array having a plurality of SRAM memory cells, a circuit for characteristic measurement having a plurality of transistor circuits connected in parallel, and a first terminal.例文帳に追加

半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。 - 特許庁

A test device 1 of a semiconductor integrated circuit comprises the input/output circuit 2, the tested circuit 3 formed of a SRAM, a logic circuit 4, a test circuit 5, a multiplexer MUX1, and a multiplexer MUX2.例文帳に追加

半導体集積回路の試験装置１には、入出力回路２、ＳＲＡＭからなる被試験回路３、論理回路４、試験回路５、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられている。 - 特許庁

A write precharge circuit 106 charges the bit line BL and the complementary bit line XBL to a voltage level below a power supply level Vdd of the SRAM memory prior to data writing to the memory cell 102.例文帳に追加

書き込みプリチャージ回路１０６は、メモリセル１０２へのデータの書き込みに先立ち、ビットラインＢＬおよび相補ビットラインＸＢＬを、電源電圧Ｖｄｄよりも低い電圧レベルに充電する。 - 特許庁

The semiconductor integrated circuit device 100 comprises a semiconductor substrate 10; and an ROM region 1, an SRAM region 8, and a peripheral circuit region 3 which are formed on the semiconductor substrate 10.例文帳に追加

半導体集積回路装置１００は、半導体基板１０と、半導体基板１０上に設けられたＲＯＭ領域１とＳＲＡＭ領域３と周辺回路領域８とから構成されている。 - 特許庁

In timing signals output from a shift resistor 141 with a k-bit line, a timing signal corresponding to data for signal selection held at a SRAM part is selected by a selector 144 and output.例文帳に追加

シフトレジスタ１４１からｋビットのラインで出力されたタイミング信号のうち、ＳＲＡＭ部で保持している信号選択用データに対応するタイミング信号をセレクタ１４４で選択して出力する。 - 特許庁

In a SRAM, a PCEQH circuit 4 is arranged in a memory cell array (region A) as a first pre-charge section, and a PCEQ circuit 1 is arranged at a border region of a memory cell array as a second pre-charge section.例文帳に追加

ＳＲＡＭは、ＰＣＥＱＨ回路４が第１のプリチャージ部として、メモリセルアレイ内（領域Ａ）に配置され、ＰＣＥＱ回路１が第２のプリチャージ部として、メモリセルアレイの境界領域に配置される。 - 特許庁

To improve stability of a memory cell at the time of read-out operation in a SRAM having a memory cell constituted of two selection MOS transistors and two drive MOS transistors.例文帳に追加

本発明は、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタとで構成されるメモリセルを有するＳＲＡＭにおいて、読み出し動作時におけるメモリセルの安定性を高めることを目的とする。 - 特許庁

The plane shape of a SRAM cell is rectangle of which the size of one side in parallel to the long side (the direction of X) of the semiconductor chip is longer than the size of the one side in parallel to the short side (the direction of Y).例文帳に追加

ＳＲＡＭセルの平面形状は、半導体チップの長辺方向（Ｘ方向）と平行な一辺の寸法が短辺方向（Ｙ方向）と平行な一辺の寸法よりも長い矩形である。 - 特許庁

Furthermore, the peripheral circuit PP of the SRAM portion SP has a PTI structure in the random logic portion, and its MOS transistor is constituted to be body-fixed to a body as a PDSOI-MOS transistor.例文帳に追加

また、ＳＲＡＭ部ＳＰの周辺回路ＰＰは、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定される構成となっている。 - 特許庁

To provide a manufacturing method for a semiconductor device that reduces the gate tunnel leakage current and GIDL current of an on-chip memory mounted on SRAM and system LSI, a microprocessor, or a MOS transistor used for system LSI.例文帳に追加

ＳＲＡＭやシステムLSIに搭載されるオンチップメモリ、マイクロプロセッサ、あるいは、システムＬＳＩで用いられるＭＯＳトランジスタのゲートトンネルリーク電流やＧＩＤＬ電流を低減する半導体装置の製造方法を提供する。 - 特許庁

The unloaded 4T SRAM cell 20 comprises a pair of access transistors (N1 and N2) and a pair of pull-down transistors (N3 and N4), all of which are implemented as N-channel transistors (NFETs or NMOSFETs).例文帳に追加

無負荷４ＴＳＲＡＭセル２０は、一対のアクセス・トランジスタＮ１，Ｎ２および一対のプルダウン・トランジスタＮ３，Ｎ４を備え、そのすべてが、Ｎチャネル・トランジスタ（ＮＦＥＴまたはＮＭＯＳＦＥＴ）として実現される。 - 特許庁

A CPU 52 of the game machine 1 displays a door opening and closing history picture on a liquid crystal display device 91 of an image display unit 9 when updating of opening and closing history information stored in an SRAM 53 is determined to be performed.例文帳に追加

遊技機１のＣＰＵ５２は、ＳＲＡＭ５３に記憶されている開閉履歴情報の更新があったと判定した場合、画像表示ユニット９の液晶表示器９１に扉開閉履歴画面を表示する。 - 特許庁

By arranging such constitution, a volatile storage operation such as the SRAM for holding the mutually reversed electric potential information and a nonvolatile storage operation by the two nonvolatile storage means are both attained.例文帳に追加

このような構成とすることによって、相互的に反転した電位情報を保持するＳＲＡＭのような揮発性記憶動作と、２つの不揮発性記憶手段による不揮発性記憶動作とを両立することができる。 - 特許庁

At the timing of (n+4)th clock, a DMA controller outputs an address (address D2) next to a DRAM leading address through a system bus to a DRAM, reads data B from the address D2 and outputs them through the system bus to a SRAM 33.例文帳に追加

第（ｎ＋４）クロックのタイミングにおいて、DMAコントローラは、DRAMに、システムバスを介して、DRAM先頭アドレスの次のアドレス（アドレスD2）を出力するとともに、アドレスD2からデータBを読み出させ、システムバスを介して、SRAM３３に出力させる。 - 特許庁

The cipher engine part 500 enciphers important data stored in the flash memory 300 through the use of the cipher key which is preserved in the SRAM 140 and also decodes data to be read from the flash memory 300.例文帳に追加

また、暗号エンジン部５００により、ＳＲＡＭ１４０に保存した暗号鍵を用いて、フラッシュメモリ３００に記憶する重要データの暗号化を行い、またフラッシュメモリ３００から読み出すデータの復号化を行う。 - 特許庁

Every time context switching is made, the search part 4 searches the storage part 3 for the SRAM access pattern associated with the context ID matching a context ID in a program or process after the context switching.例文帳に追加

検索部４は、コンテクスト切り替えが発生する度に、格納部３から、コンテクスト切り替え後のプログラムまたはプロセスにおけるコンテクストＩＤに一致するコンテクストＩＤに関連づけられたＳＲＡＭのアクセスパターンを検索する。 - 特許庁

A sound source LSI (Large Scale Integration) includes: a CPU including a built-in RAM (Random Access Memory); the sound source section for generating musical sound signals; and a SRAM (Static Random Access Memory) 403 for storing programs and tone data supplied from outside of the sound source LSI.例文帳に追加

音源ＬＳＩは、内蔵ＲＡＭを備えたＣＰＵと、楽音信号を生成する音源部と、音源ＬＳＩの外部から供給されるプログラムと音色データを格納するＳＲＡＭ４０３を備える。 - 特許庁

When any oil temperature estimation value is not stored in the SRAM 2, the water temperature at the start, which is the cooling water temperature when the engine is started is set to the oil temperature at the start, which is the temperature of working fluid when the engine is started.例文帳に追加

また、ＳＲＡＭ２に油温推定値が記憶されていない場合には、機関始動の際の冷却水温である始動時水温を当該機関始動の際の作動油の温度である始動時油温とする。 - 特許庁

A controller 149 in the clock module 141 generates time and date information when the door opens/closes according to the door-opening/closing signals from the door-opening/closing-signal-generating circuit 131, and an SRAM 148 stores it.例文帳に追加

時計モジュール１４１内のコントローラ１４９は、ドア部開閉信号生成回路１３１からのドア部開閉信号に基づいてドア部が開閉したときの日時情報を生成し、ＳＲＡＭ１４８に記憶する。 - 特許庁

A data error due to a software error of the SRAM/CAM 122 can be written back to normal data by refreshing periodically, and data can be secured at a comparatively low cost, thereby improving reliability as a network device.例文帳に追加

ＳＲＡＭ／ＣＡＭ１２２のソフトエラーによるデータエラーを定期的なリフレッシュにより正常なデータに書き戻し、データの保障が比較的低コストで行え、ネットワーク装置として信頼性を高めることができる。 - 特許庁

To provide a semiconductor integrated circuit device in which alteration of pattern in node interconnection or increase in the number of fabrication steps is prevented when a capacitor is added to an SRAM while enhancing the reliability of node interconnection.例文帳に追加

ＳＲＡＭにキャパシタを付設した際のノード配線におけるパターン変更や製造工程数の増加を防止する一方で、ノード配線での信頼性を高めた半導体集積回路装置を提供する。 - 特許庁

A memory cell of this SRAM includes a first and a second access MOS transistors Q5, Q6, a first and a second driver MOS transistors Q1, Q2 and a first and a second load MOS transistors Q3, Q4.例文帳に追加

本発明に係るＳＲＡＭのメモリセルは、第１と第２アクセスＭＯＳトランジスタＱ５，Ｑ６と、第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードＭＯＳトランジスタＱ３，Ｑ４とを含む。 - 特許庁

The SRAM on the SOI substrate includes a network of lines and rows of 6T memory cells having two inverters and two switching transistors, and each memory cell is interconnected with one of two bit lines and one of two word lines.例文帳に追加

ＳＯＩ基板上のＳＲＡＭは、２つのインバータと２つのスイッチトランジスタとを有する６Ｔメモリセルの行及び列のネットワークを含み、各メモリセルは、２つのビット線及びワード線の１つに接続されている。 - 特許庁

This device performs an abnormality determination treatment for determining based on a deterioration counter value K whether a catalyst device is abnormal or not by sequentially updating the deterioration counter value K (timing t: t1, t2, t3, t6) stored in a SRAM.例文帳に追加

この装置は、ＳＲＡＭに記憶される劣化カウンタ値Ｋを逐次更新し（タイミングｔ１，ｔ２，ｔ３，ｔ６）、同劣化カウンタ値Ｋに基づいて触媒装置が異常であるか否かを判定する異常判定処理を実行する。 - 特許庁

The digital value is corrected to a digital value with less deviation from an ideal value at effective value calculation, using a corrective value that is inputted to a corrective process part 18 and is also supplied to the corrective process part 18 from an SRAM 22.例文帳に追加

デジタル値は、補正処理部１８に入力されるとともに、ＳＲＡＭ２２から補正処理部１８へ供給される補正値により実効値演算時に理想値との誤差が少ないデジタル値に補正される。 - 特許庁

Audio data separated in a TS separation unit 10 are intermittently written into a data SRAM 24 for each packet by a write control unit 22 and continuously read at a fixed speed by a read control unit 26.例文帳に追加

ＴＳ分離部１０において分離された音声データは、書き込み制御部２２によりパケット毎に断続的にデータ用ＳＲＡＭ２４に書き込まれ、読み出し制御部２６によって一定速度で連続的に読み出される。 - 特許庁