「sample delay」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A signal obtained by executing a unit sample time delay 37 for the output of an adder 38 to which an error signal 2μEk multiplied by a step gain μ and data Wk read from the address Xk are input is written in the Xk-1 address.例文帳に追加

また、ステップゲインμを乗じたエラー信号２μＥｋと、アドレスＸｋからリードされたデータＷｋとが入力される加算器３８の出力に、単位サンプル時間遅延３７を施した信号がＸｋ−１アドレスにライトされる。 - 特許庁

The sample holding circuit having a holding capacitor for holding a sampled input signal is provided with a response time shortening circuit for shortening the delay of response time caused by the holding capacitor and input resistance.例文帳に追加

サンプリングした入力信号を保持するホールド用コンデンサを有するサンプルホールド回路において、前記ホールド用コンデンサと入力抵抗とによって生じる応答時間の遅延を短縮する応答時間短縮回路を有することとした。 - 特許庁

An analysis part 54 evaluates the sample waveform data on a voltage, the amount of delay, and the shape of the waveform, and for the transmitter expressing some trouble, stops its operation or corrects the operating condition as necessary.例文帳に追加

解析部５４はサンプル波形データについて電圧、ディレイ量、波形形状について評価を行い、何らかの不具合が発覚した送信器については必要に応じてその動作の停止あるいは動作条件の補正を行う。 - 特許庁

This sample value series is inputted into a phase correcting section 15 via the delay element 14, and after the phase is corrected based on a phase error signal from a phase detecting section 16, it is demodulated by a demodulating section 17 and becomes user data.例文帳に追加

このサンプル値系列は、遅延要素１４を介して位相補正部１５に入力され、位相検出部１６からの位相誤差信号に基づいて位相を補正された後、復調部１７で復調されてユーザデータとなる。 - 特許庁

An adjacent sample comparison processing section 201 compares the power values between adjacent samples of a delay profile generated on the basis of a received signal subjected to oversampling to detect whether power values are increasing or decreasing.例文帳に追加

隣接サンプル比較処理部２０１は、オーバーサンプリングされた受信信号を元に作成された遅延プロファイルの隣り合うサンプル間の電力値を比較して、電力値が増加しているのかまたは減少しているのかを検出する。 - 特許庁

To solve the problem that it is hard to perform sample/hold at appropriate timing due to distortion, delay, or the like occurs in a signal in the transmission path between devices as recording operation speeds up when performing the generation of a recording signal and the sample/hold of a return light detection signal from a photo detector in a different device in recording by a recordable optical disk.例文帳に追加

記録可能光ディスクの記録時において、記録信号の生成と光検出器からの戻り光検出信号のサンプルホールドを別のデバイス内で行う場合に、これらのデバイス間の伝送路において信号に歪、遅延等が発生するため、記録動作が高速化するに従い適切なタイミングでサンプルホールドを行うことが困難になる。 - 特許庁

A controller is provided for shifting accumulated values within a delay loop to circulate each of sample periods according to a predetermined shift sequence, the predetermined shift sequence includes a plurality of single shifts and at least a shift size other than "1", and provides a number of shifts N+δ during a cycle of N sample periods, thereby reproducing the timing signal from an encoded digital signal.例文帳に追加

所定のシフトシーケンスに従って前記サンプル周期の各々を循環させるよう、前記遅延ループ内で前記累積された値をシフトするためのコントローラを備え、前記所定のシフトシーケンスが複数の単一シフトおよび少なくとも１以外のシフトサイズを含み、Ｎ個のサンプル周期のサイクル中に多数のシフトＮ＋δを提供し、符号化されたデジタル信号からタイミング信号を再生する。 - 特許庁

A method of managing traffic in an ad hoc network includes: determining local data traffic levels at a node; defining a criteria by using the local data traffic levels; and determining whether one of propagation, temporary delay, and exclusion of the data sample should be performed applying the criteria to a microutility associated with the data sample.例文帳に追加

アドホック・ネットワーク内のトラフィックを管理する方法であって、ノードにおける局所データ・トラフィック・レベルを決定すること、局所データ・トラフィック・レベルを使用して評価基準を定義すること、および、評価基準を前記データ標本に関連付けされた微小効用に適用し、データ標本の伝播、一時的な遅延、または除外のうちのいずれの１つがなされるべきかを決定すること、を包含する。 - 特許庁

The delay units 14 and 24 are controlled so that the detection unit 13 detects the transmitted terahertz wave in an area related to the temporal waveform set on the basis of information related to the sample 19 that is stored in the storage unit 16 in advance.例文帳に追加

前記記憶部１６が予め記憶しているサンプル１９に関する情報に基づいて設定される前記時間波形に関する領域で、前記検出部１３が前記透過したテラヘルツ波を検出するように前記遅延部１４、２４を制御する。 - 特許庁

To provide a pulse edge selection circuit that not only suppresses power consumption by reducing logic gates during drive but also reduces the number of the logic gates through which a clock passes so as to shorten a clock delay, a pulse generation circuit using the same, a sample hold circuit, and a solid-state image pickup device.例文帳に追加

駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。 - 特許庁

The clock transmitter 23 outputs a new sample start signal to an A/D sampler 3 by an input timing of the delayed trigger signal inputted from the delay circuit 22, to thereby change a sampling start timing of an interference signal at the A/D sampler 3.例文帳に追加

クロック発信器２３は、遅延回路２２から入力される遅延されたトリガ信号の入力タイミングにより新たなサンプルスタート信号をＡ／Ｄサンプラ３に出力すると、Ａ／Ｄサンプラ３における干渉信号のサンプリング開始タイミングが変更される。 - 特許庁

To provide a microscope control device, an image management server, an image processing method, a program, and an image management system which reduce delay due to a digital processing process to allow a sample image imaged by a microscope to be quickly browsed.例文帳に追加

デジタル加工処理に起因する遅滞を低減し、顕微鏡にて撮像したサンプル画像をより速やかに閲覧可能な状態とすることが可能な、顕微鏡制御装置、画像管理サーバ、画像処理方法、プログラム及び画像管理システムを提供すること。 - 特許庁

Each of the interpolation elements is composed of a half band pass filter and a polyphase filter serially connected thereto and in the polyphase filter, signals resulting from a delay element, a coefficient memory, a multiplexer, a multiplier and an adder circuit are processed in a rounding circuit and then outputted as an interpolated sample value.例文帳に追加

補完要素はハーフバンドパスフィルタとこれに直列に接続されたポリフェイズフィルタによって構成されこのポリフェイズフィルタは遅延要素、係数メモリ、マルチプレクサ、乗算器、加算回路から得た信号を丸め回路で処理された後補完されたサンプル値として出力される。 - 特許庁

A selector 25 selects an interpolation value among interpolation values E1-E4 received from averaging circuits 21-24 closest to the pixel value E (true value) received from the sample delay circuit 7 and outputs a direction bit (in 2 bits) denoting a selected interpolation value to an output terminal 31.例文帳に追加

セレクタ２５は、平均化回路２１乃至２４から入力された補間値Ｅ１乃至Ｅ４のうちの、サンプル遅延回路７から入力される画素値Ｅ（真値）に最も近いものを選択し、選択した補間値を示す方向ビット（２ビット）を出力端子３１に出力する。 - 特許庁

By applying a signal sequence {Yi: j=0, 1, 2,..., MN-1} obtained by interleaving M-sets of signal sequences {Xi,j: J-0, 1, 2,..., N-1; i=1, 2,..., M}, a sophisticated processing engine efficiency and/or reduction in the delay to receive the new input sample is achieved.例文帳に追加

Ｍ個の信号シーケンス｛Ｘ_i、j：ｊ＝０、１、２、…、Ｎ−１；ｉ＝１、２、…、Ｍ｝をインタリーブすることによって得られる信号シーケンス｛Ｙ_i：ｊ＝０、１、２、…、ＭＮ−１｝を適用することにより、高度な処理エンジン効率および／または新たな入力サンプルを受取るための遅延の低減が達成される。 - 特許庁

An analysis bank 5 as the corrected DFT modulation analysis bank generates a subchannel signal by an analysis filter 12 and a decimator 13 for decimation to a ratio M/2 from a quadrature-demodulated equivalent baseband signal and an equivalent baseband signal delayed by one sample through a delay unit 11.例文帳に追加

修正ＤＦＴ変調分析バンクである分析バンク５は、直交復調された等価ベースバンド信号および遅延器１１により１サンプル遅延させた等価ベースバンド信号から、それぞれ分析フィルタ１２および比Ｍ／２にデシメートするデシメータ１３によってサブチャネル信号を生成する。 - 特許庁

A parallel A/D converter in a sample-hold section of a converter circuit generates two complementary clocks Q and/Q from are master clock, and then uses the original master clock after that and the two clocks are gated at random to reduce delay mismatching of the circuit.例文帳に追加

変換器回路のサンプルホールド部分において、並列Ａ／Ｄ変換器が１つのマスタ・クロックから２つの相補的なクロックＱ及びＱ（バー）を発生し、その後でもとのマスタ・クロックを用いて、これらの２つのクロックをランダムにゲートすることで、回路の遅延不整合を減らす。 - 特許庁

Furthermore, in the case that any of the sample points before and after the received data has not yet been band-limit-processed, the switching circuit SW2 outputs data S7 that are frequency-band limit processed via a delay circuit 4, a filter circuit 5, a cross product arithmetic circuit 6 and a 1/2 arithmetic circuit 7.例文帳に追加

また、前後の各々のサンプル点のいずれか一つがまだ帯域制限処理されていない場合には、遅延回路４、フィルタ回路５、積和演算回路６および１／２演算回路７を経て周波数の帯域制限処理が行われたデータＳ_7がスイッチング回路Ｓｗ２から出力される。 - 特許庁

Then, based on the stored sample data, an offset signal for offsetting an influence of the control signal based on a false error signal obtained within a prescribed time corresponding to the delay in detecting the defect is generated, and such an offset signal is outputted immediately after the defect is detected.例文帳に追加

そして、記憶されたサンプルデータに基づいて、ディフェクトの検出遅れに相当する所定時間内に得られる偽のエラー信号に基づく制御信号の影響を打ち消すためのキャンセル信号が生成され、かかるキャンセル信号がディフェクトの検出直後に制御信号として出力される。 - 特許庁

A delay element D delays quantized data by one sample (clock), and a multiplier ×C0 multiplies quantized data by a coefficient C0, and a multiplier ×C1 multiplies quantized data by a coefficient C1, and a multiplier ×C2 multiplies quantized data by a coefficient C2, and an adder Σ adds outputs of all multipliers.例文帳に追加

Ｄは1サンプル(クロック)分の遅延素子であり、×Ｃ０は係数Ｃ０を乗じる乗算器であり、同様に×Ｃ１は係数Ｃ１を乗じる乗算器であり、×Ｃ２は係数Ｃ２を乗じる乗算器であり、Σは全ての乗算器の出力の加算を行う加算器である。 - 特許庁

To provide a system and method for processing and inspection of biological samples which increase automation and its accuracy, decrease travel of the sample processed in an inspection process, and also decrease delay time, possibility of degradation in inconvenient and repetitive diagnostic/treatment processes.例文帳に追加

自動化および自動化に関する精度を増加させ、検査プロセスにおいて処理される標本の移動の量を減少させ、そして遅れ時間、不都合ならびに反復的な診断工程および処理工程に関する分解の可能性を減少させる、生物学的標本の処理および検査のシステムおよび方法を提供すること。 - 特許庁

By inverting a logic at a CCD driver 4' and by inputting/outputting the CCD driver 4', the SPL is inputted to an AFE 10 being delayed by a delay (T_delay) with respect to the mclk_spl by the CCD driver 4' constantly, and the SPL and the mclk_spl are inputted to a sample hold circuit 12 and a multiplexer circuit 15 respectively.例文帳に追加

そして、ＳＰＬは、ＣＣＤドライバ４′で論理が反転し、ＣＣＤドライバ４′を入出力することにより、ｍｃｌｋ＿ｓｐｌに対し、ＣＣＤドライバ４′による遅延（Ｔ＿ｄｅｌａｙ）分だけ必ず遅れてＡＦＥ１０に入力され、そのＳＰＬおよびｍｃｌｋ＿ｓｐｌがそれぞれサンプルホールド回路１２，マルチプレクサ回路１５に入力される。 - 特許庁

In the process, an electronic negative gas is introduced to a chamber, and in addition, a positive bias voltage is impressed from a DC pulse power source upon a sample stage, when a prescribed delay time Td elapses, after the plasma generating high-frequency pulse power impressed upon a coil from a high-frequency pulse power source is turned off.例文帳に追加

チャンバー内に電子負性ガスを導入すると共に、高周波パルス電源からコイルに印加されるプラズマ発生用の高周波パルス電力がオフになってから所定の遅延時間Ｔｄが経過した後に、ＤＣパルス電源から試料台に正のバイアス電圧が所定のパルス幅で印加する。 - 特許庁

To provide an automatic chemical analyzer reducing a delay of inspection due to a simple error and improving efficiency and speed of data submission of an inspection department by providing a function storing the whole reaction process during an analysis, applied to a concentration calculation of a random sample by a random calibration result and recalculating it.例文帳に追加

分析時の全反応過程を記憶しておき、任意のキャリブレーション結果により任意の試料の濃度計算に適用し、再計算する機能を有することにより、単純ミスによる検査の遅れが減少し、検査室のデータ提出スピードアップ化や効率向上が図れる自動化学分析装置を実現する。 - 特許庁

To solve a problem wherein a lag is generated in a relation between a detection data and a retention time when a transmission delay is large in a network not to allow an accurate chromatogram to be prepared, when transmitting a data collection start signal via the network after injecting a sample actually and when receiving the signal in a detector to execute time stamping of the retention time to the detection data.例文帳に追加

実際の試料注入を受けてデータ収集開始信号をネットワークを介して検出器に送り、検出器ではこの信号を受けて検出データに保持時間のタイムスタンプを実行する場合に、ネットワークで伝送遅延が大きいと検出データと保持時間との関係にずれが生じ、正確なクロマトグラムが作成できなくなる。 - 特許庁

Thereby, an image signal from the CCD 16 is converted to a picture signal by a CDS circuit 24 which is driven with sample holding signal provided from the SSG 32 through the delay circuit 33, and further converted into a monitor displayable picture signal through an A/D conversion circuit 25, a picture signal conditioning circuit 34 and a digital encoder 35, and then outputted.例文帳に追加

すると、ＣＣＤ１６からの撮像信号は、ＳＳＧ３２から遅延回路３３を介して与えられるサンプルホールド信号により駆動されるＣＤＳ回路２４で映像信号に変換され、Ａ／Ｄ変換回路２５、映像信号処理回路３４、デジタルエンコーダ３５を介して、モニタ表示可能な映像信号に変換されて出力される。 - 特許庁

The speaker device 1 performs acoustic processing by granting DIP near 4 to 8 kHz, by applying filter processing small in processing load with a simple configuration, such as a comb-shaped filter, which uses number sample delay to audio data of one of the channels, adjusting a phase, and adding to audio data of the other channel.例文帳に追加

本発明の実施形態に係るスピーカ装置１は、一方のチャンネルのオーディオデータに対して、数サンプルの遅延を用いたくし型フィルタのような簡易な構成で処理負荷の小さいフィルタ処理を施して４ｋＨｚから８ｋＨｚ近傍にディップ付与し、また位相を調整して、もう一方のチャンネルのオーディオデータに加算する音響処理を行う。 - 特許庁