「sampling clock」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Since the bit string acquisition part 18 performs sampling and bit shift on any one of rise or fall of the clock (CK) to be inputted, when the clock is inverted, sampling timing, consequently, reference timing of the synchronizing circuit 10 changes.例文帳に追加

ビット列取得部１８は、入力されるクロック（ＣＫ）の立ち上がりまたは立ち下がりのいずれか一方でサンプリングおよびビットシフトを行うから、クロックが反転すると、サンプリングタイミングひいては同期回路１０の基準タイミングが変化する。 - 特許庁

In the demodulating device of a digital quadrature modulated signal, a clock which is synchronized with a timing synchronizing signal and whose frequency is higher than that of the timing synchronizing signal is used as a sampling clock at the time of sampling a PSK modulated signal.例文帳に追加

デジタル直交変調信号の復調装置では、ＰＳＫ変調信号をサンプリングする際に、タイミング同期信号に同期していて、このタイミング同期信号よりも周波数が高いの周波数のクロックを、サンプリングクロックとして用いる。 - 特許庁

The sampling circuit 32 is disposed in correspondence to the respective stages of the shift register 31, operates in response to the shift pulse SR to sample the same clock pulse as the clock pulse MCK supplied to the shift pulse SR and outputs the sampling pulses parted in terms of time from each other by each of the stages.例文帳に追加

抜取回路３２は、シフトレジスタ３１の各段に対応して配され、シフトパルスＳＲに応答して動作しシフトレジスタ３１に供給されるクロックパルスＭＣＫと同じクロックパルスを抜き取って、各段毎互いに時間的に離間したサンプリングパルスを出力する。 - 特許庁

Clocks generated in a clock generating circuit 11 are inputted to the analog-to-digital converting circuit 15 as sampling clocks and analog-to-digital conversions are performed for every sampling clock in the circuit 15 and the converted digital signal is outputted to a memory 16 to be stored.例文帳に追加

アナログ−ディジタル変換回路１５にはクロック発生回路１１で生成したクロックがサンプリングクロックとして入力され、サンプリングクロック毎にアナログ−ディジタル変換が行われ、変換されたディジタル信号は、メモリ１６に出力され、記憶される。 - 特許庁

The measured values by the density measuring sensor 27 are sampled by using a sampling clock of a prescribed cycle, and then, in the case of extracting or calculating a central value out of the plurality of sampled measured values, the trigger patch TP is detected, and the sampling clock is reset whenever the trigger patch is detected.例文帳に追加

濃度測定センサ２７の測定値を、所定周期のサンプリングクロックを用いてサンプリングし、サンプリングした複数の測定値から代表値を抽出又は演算する際に、トリガ用パッチＴＰを検出し、当該パッチの検出毎にサンプリングクロックをリセットする。 - 特許庁

In this sampling clock frequency information transmission system, the frequency information is compression-encoded and transmitted in the form of a compressed code on a transmission side and the compressed code is decoded on a reception side at the time of transmitting the sampling clock frequency information from the transmission side to the reception side.例文帳に追加

標本化クロック周波数情報を送信側から受信側へ伝送する際、送信側では、周波数情報を圧縮符号化して、圧縮符号の形で伝送し、受信側では、当該圧縮符号を復号する標本化クロック周波数情報伝送方式が得られる。 - 特許庁

Thus, delay times of the clock and the data signal become coincident, an over-sampling error state due to a time difference between the clock and data is avoided, an over-sampling frequency is accurately improved, and a pixel transmission efficiency and quality can be improved without an influence of a voltage change.例文帳に追加

これにより、クロックとデータ信号の遅延時間が一致し、クロックとデータとの間の時差によるオーバーサンプリングエラーの状況を回避し、オーバーサンプリング周波数を正確に向上し、電圧変化の影響を受けることなく、画素伝送効率および品質を向上させることができる。 - 特許庁

The receiver is provided with a separation circuit 13, a comparison control circuit 14, an averaging circuit 15, a frequency information generating circuit 16, a phase number generating circuit 18, a control circuit 19, a transmission clock recovery circuit 20, a sampling clock recovery circuit 21, a sampling circuit 22 and a 1/M frequency divider counter 23.例文帳に追加

受信側では、分離回路１３、比較制御回路１４、平均化回路１５、周波数情報発生回路１６、位相番号発生回路１８、制御回路１９、伝送クロック再生回路２０、標本化クロック再生回路２１、標本化回路２２およびＭ分周カウンタ２３を備える。 - 特許庁

Each information of rise and fall of the reproduced signal is individually multiplied by a PLL to generate a first PLL clock and a second PLL clock, and a reproduced waveform is sampled by the first and second PLL clocks to generate a first sampling string and a second sampling string.例文帳に追加

再生信号の立ち上がり及び立ち下がりの各情報に対して個別にＰＬＬを掛けて、第１のＰＬＬクロック、第２のＰＬＬクロックを生成し、再生波形を第１、第２のＰＬＬクロックにてサンプリングを行い、第１のサンプリング列、第２のサンプリング列を生成する。 - 特許庁

To match a sampling clock frequency at a repeater side to a sampling clock frequency at a transmission apparatus side even when an interference wave component (sneaked path wave component, multi-path component) is superposed on a reception signal at the repeater of an SFN system.例文帳に追加

ＳＦＮ方式の中継装置において、受信信号に干渉波成分（回り込み波成分、マルチパス成分）が重畳されているときでも、中継装置側のサンプリングクロック周波数を送信装置側のサンプリングクロック周波数に合わせることができるようにする。 - 特許庁

An input part of a clocked inverter (CIV) for sampling an input signal (IN), then activating the input signal and performing level conversion is provided with a MOS (metal oxide semiconductor) capacitor of receiving a clock signal (CLK) complementary to a sampling clock signal (/CLK).例文帳に追加

入力信号（ＩＮ）をサンプリングした後活性化されて、レベル変換を行なうクロックドインバータ（ＣＩＶ）の入力部に、サンプリングクロック信号（／ＣＬＫ）と相補なクロック信号（ＣＬＫ）を受けるＭＯＳキャパシタを設ける。 - 特許庁

To perform AD conversion of even a moving image signal from AV equipment etc., with high definition without causing a phase shift of a sampling clock in a display device equipped with an AD conversion unit which converts an input analog video signal into a digital signal based upon the sampling clock.例文帳に追加

入力アナログビデオ信号をサンプリングクロックに基づきデジタル信号に変換するＡＤ変換部を備えた表示装置において、ＡＶ機器等からの動画信号においても、サンプリングクロックの位相ずれを起こすことなく高精細なＡＤ変換を行う。 - 特許庁

With processing error generated, there may be such a case that the cycle of a sampling clock as input timing of a data block is operated on the basis of the time of a time stamp and a difference between this arithmetic output and a preset sampling clock cycle exceeds an allowable range, for example.例文帳に追加

処理エラーとしては、例えば、タイムスタンプの時刻に基づいて、データブロックの入力タイミングであるサンプリングクロックの周期を演算し、この演算出力と、あらかじめ設定されたサンプリングクロック周期との差が許容範囲を超えたときなどがある。 - 特許庁

S4 having pulse width corresponding to double precision of S2 showing pulse width per 1/2 period of a sampling clock is generated, and S5 having H side signals or L side signals which continue before and after a point of time of 1/2 period of the sampling clock as a center is generated in accordance with S4.例文帳に追加

サンプリングクロックの1/2周期当りのパルス幅を示すＳ２の２倍に相当するパルス幅を有するＳ４を生成し、Ｓ４に応じて、サンプリングクロックの1/2周期の時点を中心として前後に連続するＨ側信号又はＬ側信号をもつＳ５を生成する。 - 特許庁

When data are recorded with not equimultiple but integer multiple of the rated sampling frequency, an operation clock frequency to be supplied to the sampling rate converter 2 is set to the integer multiple of a standard frequency matched with the rated sampling frequency.例文帳に追加

記録データの定格のサンプリング周波数の等倍でない整数倍で記録する際にサンプリングレートコンバータ２に供給する動作クロックの周波数を定格のサンプリング周波数に合わせた標準の周波数の前記整数倍に設定するようにしている。 - 特許庁

The sampling synchronization pulse output unit counts each sampling time as the number of pulses of the crystal oscillator with the rising point of the GPS clock as a start point, and when the number of pulses is attained, outputs a sampling synchronization pulse.例文帳に追加

サンプリング同期パルス出力部は、ＧＰＳクロックの立ち上がり点を開始点としてそれぞれのサンプリングタイムを水晶発振器のパルス数としてカウントし、そのパルス数に到達すると、サンプリング同期パルスを出力する。 - 特許庁

When the detection circuit 100 informs the sampling circuit 90 about the preamble error by data sampled at either of a leading edge and a trailing edge of the clock, the sampling circuit 90 outputs the data sampled by the other edge as sampling data SPD.例文帳に追加

サンプリング回路９０は、クロックの立ち上がりエッジ及び立ち下がりエッジの一方のエッジでサンプリングされたデータについてプリアンブルエラーが通知された場合には、他方のエッジでサンプリングされたデータをサンプリングデータＳＰＤとして出力する。 - 特許庁

A 1st interpolation part 14 and a 2nd interpolation part 24 interpolate output data ID4 and Qd4 of sampling frequency fover by sampling to a sampling frequency fsamp as the operating clock frequency of a D-A conversion part at an output destination.例文帳に追加

第１補間部１４および第２補間部２４は、サンプリング周波数ｆｏｖｅｒの出力データＩｄ４およびＱｄ４を、出力先のＤ／Ａ変換部の動作クロック周波数であるサンプリング周波数ｆｓａｍｐにサンプリングして補間する。 - 特許庁

When white data used as reference in image processing are read (S31), the phase of an analog sampling clock in the A/D converter is changed for moving a sampling point in one pixel period (S34), and an output level peak value at each sampling point is confirmed(S32, S33).例文帳に追加

画像処理の際に基準となる白データの読み取り時（Ｓ３１）に、ＡＤコンバータのアナログサンプリングクロックの位相を変更して１画素期間内でサンプリングポイントを移動させ（Ｓ３４）、各サンプリングポイントにおける出力レベルピーク値を確認する。 - 特許庁

A rate discriminating part 104 compares receive signal power that a base band 103 measures with thresholds determined by sampling rates, determines the sampling rate of the A/D converter 102 according to a reception state, and makes a clock control part 105 control the sampling operation of the A/D converter 102.例文帳に追加

レート判定部１０４は、ベースバンド部１０３が測定する受信信号電力とサンプリングレート毎に定める閾値と比較し、受信状態に応じてＡ／Ｄコンバータ１０２のサンプリングレートを決定し、クロック制御部１０５にＡ／Ｄコンバータ１０２のサンプリング動作を制御させる。 - 特許庁

An analog/digital conversion circuit 104 converts an analog sensor signal Ssnc into a digital sensor signal Dsnc, in synchronization with the sampling clock CKsp from a sampling phase adjustment circuit 100.例文帳に追加

アナログ／デジタル変換回路１０４は、サンプリング位相調整回路１００からのサンプリングクロックＣＫｓｐに同期してアナログセンサ信号Ｓｓｎｃをデジタルセンサ信号Ｄｓｎｃに変換する。 - 特許庁

A data line drive circuit 140 generates a sampling control signal for sampling the image signals VID1-VID6 using a clock CLK and an enable signal ENB.例文帳に追加

データ線駆動回路１４０は、クロックＣＬＫ及びイネーブル信号ＥＮＢを用いて画像信号ＶＩＤ１〜ＶＩＤ６をサンプリングするためのサンプリング制御信号を発生する。 - 特許庁

A sampling converter 16 receives output data having the first frequency f1 from the digital filter 14, converts a sampling frequency to data synchronized with the second clock CK2, and outputs the obtained data to the stereo modulator 20.例文帳に追加

サンプリング変換部１６は、デジタルフィルタ１４から第１周波数ｆ１の出力データを受け、サンプリング周波数を変換し、第２クロックＣＫ２に同期したデータに変換して、ステレオ変調器２０に出力する。 - 特許庁

The secondary sampling circuit 104 performs sampling with a recovered clock to sample data having the maximum SN, and outputs the resulting data to a demodulating circuit 110.例文帳に追加

２次サンプリング回路１０４では、再生クロックでサンプリングすることによりＳＮ比が最大となるデータをサンプリングして復調回路１１０に出力する。 - 特許庁

The first sampling circuit samples a logical state of input data in response to the first edge of the first clock signal and maintains the result of the sampling.例文帳に追加

第１サンプリング回路は、第１クロック信号の第１エッジに応答して入力データの論理状態をサンプリングしてサンプリング結果を維持する。 - 特許庁

The microcomputer is equipped with: an oscillation circuit 10; a sampling circuit 103; a sampling clock circuit 106; and an abnormality confirmation circuit 107.例文帳に追加

本発明の一態様に係るマイクロコンピュータは、発振回路１０１、サンプリング回路１０３、サンプリングクロック回路１０６、異常確認回路１０７を備える。 - 特許庁

To provide a sampling circuit that samples an input signal by using a sampling clock outputted from an oscillation means by which polyphase clocks with a prescribed phase difference, a stable frequency and less phase noise can be obtained.例文帳に追加

一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振手段から出力されたサンプリング・クロックを用いて入力信号をサンプリングすること。 - 特許庁

A horizontal driving circuit 17 transfers a start pulse based on a clock signal, sequentially generates sampling pulses to successively drive sampling switch groups 23 and writes video signals to pixels 11.例文帳に追加

水平駆動回路１７はクロック信号に基づいてスタートパルスを転送し、サンプリングパルスを順次発生してサンプリングスイッチ群２３を順に駆動し、画素１１に映像信号を書き込む。 - 特許庁

A selector type sampling block 112 selects a sampling point among a plurality of timing defined by the doubled clock and samples the input signal DT at the selected sample point.例文帳に追加

切替型サンプリング部１１２は、逓倍されたクロックによって定義される複数のタイミングのうちからサンプルポイントを選択し、選択したサンプルポイントで入力信号ＤＴをサンプリングする。 - 特許庁

To provide a communication circuit which matches the timing of a sampling clock and the timing of received data, and to provide a sampling adjustment method.例文帳に追加

サンプリングクロックのタイミングを受信データのタイミングに合わせる通信回路及びサンプリング調整方法を提供することを目的とする。 - 特許庁

The sampling clock is also supplied to a time information buffer/counter 30 of the image recorder 22, in which time information synchronized with the sampling timing is generated and attached to the JPEG image.例文帳に追加

サンプリングクロックは画像レコーダ２２の時間情報バッファ／カウンタ３０にも供給され、サンプリングタイミングに同期した時間情報が生成されてＪＰＥＧ画像に付加される。 - 特許庁

To provide sampling clock phase adjusting system and method capable of shortening phase adjustment time by quickly finding out an optimum phase for sampling, and to provide a recording medium.例文帳に追加

本発明は、サンプリングする際の最適な位相をすばやく求めて位相調整時間の短縮化を図るサンプリングクロック位相調整システム、サンプリングクロック位相調整方法および記録媒体を提供することを課題とする。 - 特許庁

A divide-by-3 circuit 12 generates a signal having a frequency of [sampling frequency]/3, from a sampling clock for ADC, and this signal is processed by a re-timing register 18 and a filter 14 to generate a dither signal.例文帳に追加

３分周回路１２がＡＤＣ用のサンプリング・クロックから［サンプリング周波数］／３の周波数の信号を発生し、この信号を再タイミング用レジスタ１８及びフィルタ１４により処理してディザ信号を発生する。 - 特許庁

To provide a transceiver supplied with transmission data asynchronously to a clock used for sampling, capable of correct sampling of transmission data signal level.例文帳に追加

サンプリングに使用するクロックとは非同期に送信データが供給されるトランシーバにおいて、送信データの信号レベルを正しくサンプリングできるようにする。 - 特許庁

A phase determining part 60 in a signal processing circuit 1 makes a clock generator 20 generate sampling clocks C0 to Cn with different phases and sequentially gives the sampling clocks C0 to Cn to an analog-digital converter 10.例文帳に追加

信号処理回路1内の位相決定部60は、クロック発生器20に位相の異なるサンプリングクロックC0〜Cnを発生させてアナログ-デジタル変換器10に順次与える。 - 特許庁

Immediately after a peak value of a received signal from an object of distance measurement O is detected, or after a few times later sampling with a sample clock, a sample hold circuit 10 stops sampling.例文帳に追加

距離測定対象物０からの受信信号のピーク値が検出された直後または数回後のサンプルクロックによるサンプリングを最後にサンプルホールド回路１０はサンプリングを停止する。 - 特許庁

To provide an image coding/decoding device that carries out sampling with a sampling clock recovered with high accuracy on the basis of frequency or phase information sent from a transmitter side.例文帳に追加

送信側から送られてくる周波数又は位相情報に基づき、高精度で再生された標本化クロックにより標本化される画像符号化復号化装置を提供する。 - 特許庁

In the meantime, a sampling timer AE receives the start bit length and generates a sampling clock 19 placed in the center after a succeeding bit by using a 1/2 bit length for a start point.例文帳に追加

一方、スタートビット長はサンプリングタイマAEに入力され、その１／２ビット長を起点として次ビット以降の中央に位置するサンプリングクロック19を生成する。 - 特許庁

In this node, timing indicated by a receiving clock signal 106 generated based on a bus signal 109 is defined as an SP (sampling point) and a sampling circuit 205 samples a receiving signal 104.例文帳に追加

受信状態では、バス信号１０９に基づいて生成される受信クロック信号１０６が示すタイミングをＳＰ（サンプリング・ポイント）とし、サンプリング回路２０５が受信信号１０４をサンプリングする。 - 特許庁

When A/D converting a signal that requires a sampling frequency lower than an operating frequency of the A/D converter is A/D converted, oversampling is performed by generating an n-times ((n) is a natural number) sampling clock.例文帳に追加

そのA/D変換器の動作周波数に満たないサンプリング周波数を要する信号をアナログ／ディジタル変換する場合は、n倍（nは自然数）のサンプリングクロックを生成しオーバーサンプリングを行う。 - 特許庁

When the video signal is sampled, the sampling is carried out by using a sampling clock which varies in frequency in one horizontal scanning period and the signal is displayed on a matrix type image display device to expand and compress an image.例文帳に追加

映像信号を標本化する際に１水平走査期間内で周波数が変化するサンプリングクロックを用いてサンプリングを行い、マトリクス型画像表示装置に表示することにより画像の伸縮を行う。 - 特許庁

The FIFO device processes the result of the sampling made by the sampling circuit in a first-in first-out method in response to the first edge of the second clock signal output from the delay circuit.例文帳に追加

ＦＩＦＯ装置は、遅延回路から出力された第２クロック信号の第１エッジに応答して第１サンプリング回路によるサンプリング結果を先入先出法で処理する。 - 特許庁

To reduce jitter caused by an asynchronous sampling transmission method for sampling and transmitting a signal at a clock higher rate than the signal speed, in a receiving circuit for a digital signal, and to provide a receiving apparatus which uses the receiving circuit.例文帳に追加

デジタル信号の受信回路及びこれを用いた受信装置において信号速度より高速なクロックで信号をサンプルして伝送する非同期サンプリング伝送方法によって生じるジッタを低減させる。 - 特許庁

In addition, after a phase for a clock signal of the data signal is retained, the memory controller periodically generates sampling clocks; and also the phase of the data signal is adjusted according to the sampling clocks after the phase retention in the DRAMs.例文帳に追加

更に、DRAMで、データ信号のクロック信号に対する位相が保持された後、メモリコントローラは周期的にサンプリングクロックを発生し、他方、DRAMでは、位相保持後、サンプリングクロックにしたがって、データ信号の位相を調整する。 - 特許庁

To reduce the power consumption of a data sampling unit for selecting a phase of a clock signal which is suitable for the sampling of payload data via an input interface.例文帳に追加

入力インタフェースでペイロードデータのサンプリングに適切なクロック信号の位相を選択するデータサンプリングユニットの消費電力を低減する。 - 特許庁