「sampling clock」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

To provide an AD converter with low power consumption for receiving supply of an optimum operating current in accordance with a sampling frequency independently of types of clock signal generating means.例文帳に追加

クロック信号生成手段の種類を問わず、サンプリング周波数に応じて最適な動作電流を供給し、低消費電力のＡＤ変換器を提供する。 - 特許庁

In this case, a CC phase search processing 110 working on a processor 115 adjusts a phase delay of the sampling clock and detects a start bit of the CC signal.例文帳に追加

このとき、プロセッサ１１５上で動作するＣＣ位相サーチ処理１１０により、サンプリングクロックの位相遅延量を調整し、ＣＣ信号のスタートビットの検出を行う。 - 特許庁

The phase error detector 13 decides the product of the obtained inclination and the equalization error as a phase error and adjusts the phase of the sampling clock so that the phase error is reduced.例文帳に追加

そして、位相誤差検出器13は、得られた傾きと等化誤差の積を位相誤差とし、これによって、サンプリングクロックの位相を位相誤差が減じるように調整する。 - 特許庁

A frequency dividing circuit 62 divides the frequency of a system clock SCLK by two and outputs a signal S1 having a frequency which is 1024 times as high as an ideal sampling frequency Fs.例文帳に追加

分周回路６２はシステムクロックＳＣＬＫを２分周し、理想的なサンプリング周波数Ｆｓに対して１０２４倍の周波数を有する信号Ｓ１を出力する。 - 特許庁

The microcomputer 10 is structured to include a drive circuit 11, a sampling/detection circuit 12, a timer 13, a system clock generation circuit 14, a CPU 15, a ROM 16 and a RAM 17.例文帳に追加

マイクロコンピュータ１０は、駆動回路１１、サンプリング／検出回路１２、タイマー１３、システムクロック発生回路１４、ＣＰＵ１５、ＲＯＭ１６、ＲＡＭ１７を含んで構成される。 - 特許庁

The measuring device 10 comprises an irregular (asynchronous-type) sampling clock oscillator 12, a D-type flip-flop circuit 14, a ones counter 16, a pulse counter 18, and a processor 20.例文帳に追加

測定装置１０は、不規則（非同期式）サンプリングけクック・オシレータ１２、Ｄ型フリップフロップ回路１４、ワンズカウンタ１６、パルス・カウンタ１８、およびプロセッサ２０を備える。 - 特許庁

The AD converter directly acquires a supplied clock signal and generates a current control signal corresponding to the sampling frequency to control the current.例文帳に追加

本発明のＡＤ変換器は、供給されるクロック信号を直接取得し、そのサンプリング周波数に応じた電流制御信号を生成し、電流値を制御する。 - 特許庁

The aid device (DA1) includes detection means (MD1) and triggers sampling of a master clock value when a frame pulse received from the network is detected in a physical layer of the master station.例文帳に追加

この支援装置(DA1)は検出手段(MD1)を有し、ネットワークから受信したフレームパルスをマスター局の物理レイヤで検出した際、マスタークロックの値のサンプリングをトリガする。 - 特許庁

To provide a PLL circuit capable of smoothly correcting a phase error of a sampling clock by timely and speedily detecting a frequency error by simple arithmetic processing.例文帳に追加

簡易な演算処理にて、適時かつ迅速に、周波数誤差を検出でき、これにより、サンプリングクロックの位相誤差を円滑に補正できるＰＬＬ回路を提供する。 - 特許庁

The separated sampling clock is supplied to a plurality of A/D converters 25, and measurement signals from a plurality of sensors included in a sensor group 6 are synchronously A/D converted.例文帳に追加

分離されたサンプリングクロックは複数のＡ／Ｄ変換器２５に供給され、センサ群６に含まれる複数のセンサからの計測信号が同期してＡ／Ｄ変換される。 - 特許庁

To realize a reproduction signal processor of PRML system in which quantization resolution of a sample value sequence is made sufficiently high and a sampling clock is further accelerated.例文帳に追加

サンプル値系列の量子化分解能を十分に高くすることができ、さらにサンプリングクロックの高速化が可能なＰＲＭＬ方式の再生信号処理装置を実現する。 - 特許庁

A data line drive circuit 200 successively shifts X-transfer start pulses DY, according to an X clock XCK and generates sampling pulses SR 1, SR 2, ..., SRn.例文帳に追加

データ線駆動回路２００は、Ｘ転送開始パルスＤＹをＸクロックＸＣＫに従って、順次シフトしてサンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎを生成する。 - 特許庁

A phase detector 6 detects the sampling phase of a personal computer signal that is sampled from the clock CK and generates a phase control signal when it deviates from a right phase.例文帳に追加

位相検出器６は、クロックＣＫによりサンプリングされたパソコン信号のサンプリング位相を検出し、正しい位相よりずれているときに位相制御信号を発生する。 - 特許庁

Therefore, it is possible to supply a sampling clock CLK2 for an A/D converter 13 at any timing and to sample a detection signal S1 of a current detecting circuit 12.例文帳に追加

よって、任意のタイミングでサンプリングクロックＣＬＫ２をＡ／Ｄ変換器１３に供給して電流検出回路１２の検出信号Ｓ１をサンプリングすることができる。 - 特許庁

To solve the problem that it is required to insert a clock delay circuit and adjust a timing so as to optimize a sampling timing in an A/D converter in the case of a pulse detection system.例文帳に追加

パルス検出方式の場合、Ａ／Ｄコンバータでのサンプリングタイミングを最適化するために、クロックディレイ回路を挿入してタイミング調整することが必要である。 - 特許庁

A serial-to-parallel converter 4 samples the signal outputted from the selector 2 on the basis of a sampling clock signal, converts a serial signal into a parallel signal type, and outputs it.例文帳に追加

シリアルパラレル変換器４は、サンプリングクロック信号に基づいてセレクタ２から出力された信号をサンプリングし、シリアル信号をパラレル信号形式に変換して出力する。 - 特許庁

To perform high precision signal conversion processing, even if there are variations in an analog signal path, signal paths for clock signals for sampling, and operation delays of A/D converters.例文帳に追加

アナログ信号経路、サンプリング用クロック信号の信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行えるようにする。 - 特許庁

When analog video signals are to be converted into digital signals, a microcomputer 140 outputs control signals 141 to change the frequency or the phase of sampling clock signals 101.例文帳に追加

アナログビデオ信号をデジタル変換するとき，マイクロコンピューター１４０は，制御信号１４１を出力してサンプリングクロック信号１０１の周波数または位相を変化させる。 - 特許庁

To provide a waveform analyzing device, capable of precisely performing an analysis of waveform at a sampling clock frequency lower than in the past, and a plasma treatment device using it.例文帳に追加

従来よりも低いサンプリングクロック周波数で波形の解析を正確に行う波形解析装置およびこれを用いたプラズマ処理装置を提供することを目的とする。 - 特許庁

When the initial pressure reduction speed is low, the actuation period (sampling period) of the A/D convertor is made longer, and the clock frequency of the CPU is made smaller.例文帳に追加

前記初期圧力低下速度が遅いときには、Ａ／Ｄ変換器の起動周期（サンプリング周期）をより長くし、かつ、ＣＰＵのクロック周波数をより小さくする。 - 特許庁

A generation part 13 generates a sampling signal for the A/D converter 5, of a frequency twice or more of the test frequency, by dividing the frequency of the signal from the CPU clock 10.例文帳に追加

試験周波数の２倍以上の周波数のＡ／Ｄ変換器５用サンプリング信号を発生部13によりＣＰＵクロック10の信号の分周により生成する。 - 特許庁

A comparator 17 identifies a sampling clock corresponding to a time at which the received signal reaches the peak value by comparing the encode signal to data registered in a pattern register 16.例文帳に追加

コンパレータ１７はエンコード信号とパターンレジスタ１６に登録されているデータとの比較から受信信号がピーク値となる時刻に相当するサンプリングクロックを特定する。 - 特許庁

A phase comparator 112 detects a phase error between an ideal sampling phase of the reproduction signal provided from the A/D converter 105 and the phase of the conversion clock.例文帳に追加

位相比較器１１２はアナログ／デジタル変換器１１５から提供される再生信号の理想サンプリング位相と、前記変換用クロックの位相との位相誤差を検出する。 - 特許庁

Switching of a feedback D/A (switch 15) is performed by using the monostable multivibrator 14, thus reducing an influence of jitter caused by the external click (sampling clock Φ_1).例文帳に追加

帰還Ｄ／Ａ（スイッチ１５）のスイッチングを、単安定マルチバイブレータ１４を用いて行うことにより、外部クロック（サンプリングクロックΦ_１）のジッタの影響を減らすことができる。 - 特許庁

The first and second conversion sections 10, 20 apply sampling processing to the input analog signal by using the externally received same clock signal for a trigger.例文帳に追加

第１変換部１０と第２変換部２０は、外部から入力される同一のクロック信号をトリガーとして入力アナログ信号Ｖｉｎのサンプリング処理を行う。 - 特許庁

A loop filter 5, a D/A converter 6 and a voltage controller oscillator 7 generate clock signals from the phase difference information, and control the sampling timing of the A/D converter 1.例文帳に追加

ループフィルタ５、Ｄ／Ａ変換器６及び電圧制御発振器７は、位相差情報からクロック信号を生成して、Ａ／Ｄ変換器１のサンプリングタイミングを制御する。 - 特許庁

A timing generator 200 sets an active period of the enable signal enabling sampling in a period except for the period including rise or fall of the clock CLK.例文帳に追加

タイミングジェネレータ２００は、クロックＣＬＫの立上り又は立下りタイミングを含む期間以外の期間において、サンプリングを可能にするイネーブル信号のアクティブ期間を設定する。 - 特許庁

To provide a data receiving unit performing data demodulation at accurate identification timing without using a plurality of pairs of A/D converters and without increasing a sampling clock speed.例文帳に追加

Ａ／Ｄ変換器を複数組用いることなく、かつサンプリングクロックを速くしないで、正確な識別タイミングでデータの復調を行うデータ受信装置を提供する。 - 特許庁

A disk reproduced signal is distributed into N and a sampling clock is distributed into N, phase difference is given to either the disk reproduced signal or the sampling clock, and N A/D converters and N memories which are provided to the disk reproduced signal are operated parallelly to thereby convert the disk reproduced signal into a digital value at a high speed, storing the digital value in the memories.例文帳に追加

ディスク再生信号をＮ分配し且つサンプリングクロックをＮ分配して、該ディスク再生信号または該サンプリングクロックのいずれかに位相差を与え、ディスク再生信号に対してＮ個配設したＡ／Ｄ変換回路とメモリとを並列に動作させることで、ディスク再生信号を高速にディジタル値に変換して該メモリに保持する。 - 特許庁

The harmonic analyzer converts measured analog signals into digital form, performs harmonic analysis, and is provided with a sampling clock generator 9 constituted of a digital circuit for generating a sampling clock which has a frequency N-times higher than a zero-cross signal on the basis of a zero-cross signal of the measured analog signals and which is used for the conversion of the measured analog signals into digital form.例文帳に追加

測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とするもの。 - 特許庁

This display device has one or more inverter circuits for adjusting a delay time between an external clock signal input parts T1, T2 for inputting external clock signals CKH1, CKH2, and a sampling signal generating circuit (shift register) on a substrate 10, and selects only a necessary inverter circuit from them, and connects it to delay a sampling timing of a video signal.例文帳に追加

基板１０上に、外部からのクロック信号ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ１，Ｔ２と、サンプリング信号作成回路（シフトレジスタ）との間に、遅延時間を調整する１以上のインバータ回路を有し、このうち必要なインバータ回路のみを選択し接続して、映像信号のサンプリングタイミングを遅延させる。 - 特許庁

A receiver is provided with a clock oscillator 105 that can select the output frequency of A/D conversion independently of the sampling rate of the A/D conversion, interpolation filters 101 and 102 perform rate conversion of the common mode and orthogonal components of a band-limited baseband by using resample processing by this output clock to be the signal of a desired sampling rate, and demodulation processing is subsequently carried out.例文帳に追加

Ａ／Ｄ変換のサンプリングレートとは独立にその出力周波数を選定できるクロック発振器１０５を設け、この出力クロックによるリサンプル処理を用いて、帯域制限されたベースバンドの同相及び直交成分をインターポレーションフィルタ１０１、１０２でレート変換し、所望のサンプリングレートの信号としたのち復調処理を行う。 - 特許庁

A data recovery circuit is designed to recover data from serial data by performing an oversampling of the serial data after using any one of at least the pair of clock signal groups selected based on the number of rising edges of a sampling clock of the selected clock signal group existing in an eye opening area of the serial data.例文帳に追加

データ復元回路は、直列データのアイオープン領域内に存在する選択されたクロック信号グループのサンプリングクロック信号の上昇エッジの数に基づいて選択された少なくとも二つのクロック信号グループのうち何れか一つを使用して直列データをオーバーサンプリングすることによって直列データからデータを復元する。 - 特許庁

The clock data recovery circuit 3 is configured such that A/D conversion is carried out by an A/D converter 301 responding to a sampling clock of a clock generator 300, a plurality of digital output signals generated sequentially are supplied to a data correction unit 303, and correction digital signals generated sequentially are supplied to a phase comparator 305.例文帳に追加

クロックデータリカバリー回路３では、クロック発生器３００のサンプリングクロックに応答してＡ／Ｄ変換器３０１がＡ／Ｄ変換し、順次生成の複数のデジタル出力信号はデータ補正部３０３に供給され、順次生成の複数の補正デジタル信号は位相比較器３０５に供給される。 - 特許庁

The battery controller 7 reads out at every fixed time a timing table progressed by a common clock counter or by a clock counter acquired by dividing the common clock counter in order to synchronize the multiplexer 2, the output side sampling switch 4, the A/D converter 6 and an own memory storage operation, and executes the read-out described content.例文帳に追加

電池コントローラ７は、マルチプレクサ２、出力側サンプリングスイッチ４、Ａ／Ｄコンバータ６及び自己のメモリ格納動作を同期させるために、共通のクロックカウンタ乃至共通のクロックカウンタを分周したクロックカウンタにより進行するタイミングテーブルを一定時間ごとに読み出して、読み出した記載内容を実行する。 - 特許庁

As the DFFs 41 to 44 are supplied with the first to the fourth clock signals, respectively, which are delayed by a shorter time than a cycle of the clock signal, sampling is performed with a high time precision by the DFFs 41 to 44.例文帳に追加

第１〜第４のＤＦＦ４４〜４４には、クロック信号の周期よりも短い時間だけ遅延させた第１〜第４のクロック信号がそれぞれ供給されるため、第１〜第４のＤＦＦ４１〜４４によって高い時間精度で標本化が行われる。 - 特許庁

A processing circuit 8 and a processing circuit 9 detect difference data Δ1 and Δ2 between the present position data and position date one time ago after sampling periodic analog signals, synchronizing with high-speed clock provided from a clock terminal 10.例文帳に追加

処理回路８及び処理回路９は、クロック端子１０から供給される高速のクロックに同期してアナログ周期性信号をサンプリングしてから、現在の位置データと１回前の位置デートとの差分データΔ１及びΔ２を検出する。 - 特許庁

Each A/D converter 25 is supplied with a sampling clock which is generated by a clock generator 26 and has a period Ts as an N multiple of the predetermined time ΔT in an in-phase state and samples the input signal x(t) equivalently at a period Ts/N.例文帳に追加

各Ａ／Ｄ変換器２５には、クロック生成部２６によって生成された所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックが同相で与えられ、アナログ信号ｘ（ｔ）に対して等価的に周期Ｔｓ／Ｎのサンプリングが行なわれる。 - 特許庁

The master device 10 includes an inner clock generating circuit 11 generating a master side clock signal CLKM, input circuits 121 to 12m sampling the transmission data signal in response to it and a phase comparing circuit generating a phase adjustment instructing signal SADJOUT based on a timing reference signal and the master side clock signal, and the phase adjusting circuit adjusts the phase of the slave side clock signal CLKSOUT corresponding to the phase adjustment instructing signal.例文帳に追加

マスタデバイス１０は、マスタ側クロック信号ＣＬＫ_Ｍを生成する内部クロック発生回路１１と、それに応答して伝送データ信号をサンプリングする入力回路１２_１〜１２_ｍと、タイミング基準信号とマスタ側クロック信号とに基づいて位相調整指示信号Ｓ_ＡＤＪ^ＯＵ^Ｔを生成してスレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴの位相を調整する。 - 特許庁

A semiconductor integrated circuit 10 is provided with a clock generating circuit 13 for generating a first clock, a test data generating circuit 15, which subjects the first clock to phase modulation so as to generate test data to which a jitter is added while using the modulated clock, a data extraction circuit 14 for extracting reproduced data by sampling the test data, and a detection circuit 16 for detecting errors in the reproduced data.例文帳に追加

半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 - 特許庁

The receiver 50 includes an A/D converter 51 for converting a received analog signal into a received digital signal; a clock generator 52 for supplying a signal relating to a sampling frequency of A/D conversion to the A/D converter; and a control unit 53 for changing the sampling frequency.例文帳に追加

受信機５０は、受信アナログ信号を受信デジタル信号へ変換するＡＤ変換器５１と、ＡＤ変換器にＡＤ変換のサンプリング周波数に係る信号を供給するクロック・ジェネレータ５２と、サンプリング周波数を変更する制御部５３とを備える。 - 特許庁

To maintain phase relation independently of delay quantity even when delay adjustment is performed in a time unit having no relation with the integer times of sampling time of an inverse fast Fourier transform (IFFT) sampling clock, and to solve a delay difference which may be generated between respective OFDM modulation output systems.例文帳に追加

ＩＦＦＴサンプリングクロックのサンプリング時間とは整数倍の関係にない時間単位で遅延調整が成される場合でも、遅延量によらず位相関係を維持して、ＯＦＤＭ変調出力の各系統の間に生じる遅延差を解消する。 - 特許庁

A frequency control information generating part 402 measures the second sampling frequency on the basis of a word clock LRCK from a device at a poststage, and a frequency information generating part 402 generates frequency control information ya suitable to the second sampling frequency.例文帳に追加

周波数制御情報発生部４０２は、後段の装置からのワードクロックＬＲＣＫに基づき第２のサンプリング周波数を測定し、周波数情報発生部４０２は第２のサンプリング周波数に適した周波数制御情報ｙａを発生する。 - 特許庁

The wireless short-range communication equipment 101 captures a part of digital voice signals synchronized with the first clock signal to be output to the communication interface device 104, performs sampling synchronously with the second clock signal, then performs sampling synchronously with the first clock signal to generate an echo cancel signal, and uses the generated echo cancel signal to cancel echo from a digital voice signal input from an ADC 111.例文帳に追加

近距離無線通信装置１０１は、通信インタフェース装置１０４へ出力される第１のクロック信号に同期したデジタル音声信号の一部を取り込んで、第２のクロック信号に同期してサンプリングを行い、次に第１のクロック信号に同期してサンプリングを行ってエコーキャンセル用信号を生成し、生成したエコーキャンセル用信号を用いてＡＤＣ１１１から入力されるデジタル音声信号からエコーキャンセルする。 - 特許庁

To provide a receiver in which expansion of circuit scale is suppressed and costs are reduced by absorbing delay deviation and controlling a phase of a sampling clock to an A/D converter.例文帳に追加

遅延偏差を吸収すると共に、ＡＤ変換器へのサンプリングクロックの位相を制御することによって、回路規模の増大を抑え、コストを低減した受信機を提供する。 - 特許庁