「sampling clock」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A loop filter 5, a D/A converter 6 and a voltage controller oscillator 7 generate clock signals from the phase difference information, and control the sampling timing of the A/D converter 1.例文帳に追加

ループフィルタ５、Ｄ／Ａ変換器６及び電圧制御発振器７は、位相差情報からクロック信号を生成して、Ａ／Ｄ変換器１のサンプリングタイミングを制御する。 - 特許庁

The sample-hold circuit 102 samples and holds the clock signal to be measured MCK in response to the first and second sampling trigger signals.例文帳に追加

サンプルホールド回路１０２は、第１および第２のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをサンプルホールドする。 - 特許庁

A timing generator 200 sets an active period of the enable signal enabling sampling in a period except for the period including rise or fall of the clock CLK.例文帳に追加

タイミングジェネレータ２００は、クロックＣＬＫの立上り又は立下りタイミングを含む期間以外の期間において、サンプリングを可能にするイネーブル信号のアクティブ期間を設定する。 - 特許庁

A timing generator 3 outputs a latch signal SH for prescribing delay processing timing of the sample and hold circuits and a clock signal HCK for prescribing a simultaneous sampling period of a drive circuit 13.例文帳に追加

タイミングジェネレータ３はサンプルホールド回路の遅延処理タイミングを規定するラッチ信号ＳＨと駆動回路１３の同時サンプリング周期を規定するクロック信号ＨＣＫを出力する。 - 特許庁

To provide a method and system for performing analog/digital conversion capable of reducing the influence of clock jitter or the like, and performing high speed sampling.例文帳に追加

クロック・ジッタ等の影響を低減させ、高速なサンプリングを可能とする、アナログ・デジタル変換のための方法およびシステムを提供する。 - 特許庁

The data of each bit of a serial data signal are sampled and output in a timing instructed by the sampling clock signal by a sampler block circuit 30_n.例文帳に追加

サンプラブロック回路３０_ｎにより、サンプリングクロック信号が指示するタイミングでシリアルデータ信号の各ビットのデータがサンプリングされて出力される。 - 特許庁

To perform arbitrary selection of a sampling frequency versus data clock frequency while maintaining a recovered timing signal of sufficient accuracy to reliably decode digital data.例文帳に追加

デジタルデータを確実に復号化するのに十分な精度の再生されたタイミング信号を維持しながら、データクロック周波数に対しサンプリング周波数を仲裁的に選択できるようにすること。 - 特許庁

At this point, horizontal clock signals (CKH1, CKH2, CKH1EV and CKH2EV) for indicating each sampling execution period corresponding to the number of pixels of two panels 20 and 30 are individually generated.例文帳に追加

このとき、２つのパネル２０及び３０の画素数にそれぞれ対応したサンプリングの実行周期を示す水平クロック信号（ＣＫＨ１，ＣＫＨ２，ＣＫＨ１ＥＶ，ＣＫＨ２ＥＶ）を個別に生成する。 - 特許庁

A high pulse counter 1 becomes enable when a DC impulse signal transmitted from a telephone set becomes high, and counts the DC impulse signal with a sampling clock.例文帳に追加

Highパルスカウンタ１が、電話機から送出される直流インパルス信号がHigh時にイネーブルになり、サンプリングクロックで直流インパルス信号をカウントする。 - 特許庁

A comparator 108 compares first and second values obtained by separately sampling reproducing wobble signals at a cycle 1/2 of that of a clock signal and two signals different from each other in phase by 1/2 cycle in size.例文帳に追加

比較器１０８はクロック信号の１／２周期期間の周期で、かつ、互いに１／２周期位相が異なる２つの信号で別々に再生ウォブル信号をサンプリングして得られた第１及び第２の値を大小比較する。 - 特許庁

Digital modulation signals selected from a signal received by an antenna at a prescribed frequency band are obtained, and a plurality of clock control means generates sampling timings from the obtained signals.例文帳に追加

アンテナにより受信した受信信号から所定の周波数帯を選局し複数のデジタル変調信号を得、この信号から複数のクロック制御手段により複数のサンプリングタイミングを生成する。 - 特許庁

The voltage level detection circuit 22 samples a voltage level for the transmission period according to a sampling clock B and gives the sampled signal to a voltage storage circuit 20.例文帳に追加

電圧レベル検出回路２２ではサンプリングクロックＢに従って送信期間中に電圧レベルをサンプリングし、それを電圧保持回路２０に供給する。 - 特許庁

A full adder 218 accumulates a signal Delta (substantially Fin/Fover) for every over-sampling clock CKover, and generates a signal SH every time a result of accumulation exceeds "1".例文帳に追加

全加算器２１８は、オーバーサンプリングクロックＣＫover毎に、信号Delta（ほぼＦin／Ｆover）を累積し累積結果が「１」を超える毎に信号ＳＨを発生する。 - 特許庁

A phase comparator 112 detects a phase error between an ideal sampling phase of the reproduction signal provided from the A/D converter 105 and the phase of the conversion clock.例文帳に追加

位相比較器１１２はアナログ／デジタル変換器１１５から提供される再生信号の理想サンプリング位相と、前記変換用クロックの位相との位相誤差を検出する。 - 特許庁

To provide a harmonic analyzer capable of converting measured analog signals into digital data on the basis of a sampling clock having an accurate frequency and stable characteristics and performing highly accurate harmonic analysis.例文帳に追加

正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置を提供すること。 - 特許庁

The first and second conversion sections 10, 20 apply sampling processing to the input analog signal by using the externally received same clock signal for a trigger.例文帳に追加

第１変換部１０と第２変換部２０は、外部から入力される同一のクロック信号をトリガーとして入力アナログ信号Ｖｉｎのサンプリング処理を行う。 - 特許庁

A comparator 17 identifies a sampling clock corresponding to a time at which the received signal reaches the peak value by comparing the encode signal to data registered in a pattern register 16.例文帳に追加

コンパレータ１７はエンコード信号とパターンレジスタ１６に登録されているデータとの比較から受信信号がピーク値となる時刻に相当するサンプリングクロックを特定する。 - 特許庁

To provide a display device which can hold the precision of fine adjustment at the same level for different kinds of input video signals different in the frequency of a sampling clock.例文帳に追加

この発明は、サンプリングクロックの周波数が異なるような複数種類の入力映像信号に対して、微調整の精度を同レベルにさせることができる表示装置を提供することを目的とする。 - 特許庁

A chroma decoder 1 down-converts a composite video signal that is sampled at a system clock Cs to a sampling rate (14 MHz) of an NTSC signal by an SRC 17.例文帳に追加

クロマデコーダ１は、システムクロックＣｓでサンプリングされたコンポジット映像信号を、ＳＲＣ１７でＮＴＳＣ信号のサンプリングレート（１４．３ＭＨｚ）にダウンコンバートする。 - 特許庁

To provide a digital receiving and focusing device in an ultrasonic system capable of preventing performance of a sigma-delta analogue-digital converter from degrading even if a sampling clock cycle changes.例文帳に追加

超音波システムのデジタル受信集束装置において、サンプリングクロックの周期が変わってもシグマ−デルタアナログ−デジタル変換器の性能低下を防ぐことができる受信集束装置を提供する。 - 特許庁

Switching of a feedback D/A (switch 15) is performed by using the monostable multivibrator 14, thus reducing an influence of jitter caused by the external click (sampling clock Φ_1).例文帳に追加

帰還Ｄ／Ａ（スイッチ１５）のスイッチングを、単安定マルチバイブレータ１４を用いて行うことにより、外部クロック（サンプリングクロックΦ_１）のジッタの影響を減らすことができる。 - 特許庁

At the lowest bit of an A/D converter, and analog input is successively sampled twice within one sampling clock by a sample hold circuit, and the sampled analog inputs are held as a first and a second analog input.例文帳に追加

ＡＤコンバータの最下位ビットにおいて、サンプルホールド回路により、１クロックのサンプリングクロック内にアナログ入力を順次２回サンプリングし、それぞれ第１および第２のアナログ入力として保持する。 - 特許庁

To realize a reproduction signal processor of PRML system in which quantization resolution of a sample value sequence is made sufficiently high and a sampling clock is further accelerated.例文帳に追加

サンプル値系列の量子化分解能を十分に高くすることができ、さらにサンプリングクロックの高速化が可能なＰＲＭＬ方式の再生信号処理装置を実現する。 - 特許庁

A serial-to-parallel converter 4 samples the signal outputted from the selector 2 on the basis of a sampling clock signal, converts a serial signal into a parallel signal type, and outputs it.例文帳に追加

シリアルパラレル変換器４は、サンプリングクロック信号に基づいてセレクタ２から出力された信号をサンプリングし、シリアル信号をパラレル信号形式に変換して出力する。 - 特許庁

To provide a reception device for securing an operation margin between a serial data signal and a sampling clock signal in a sampler block circuit.例文帳に追加

サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンを確保することができる受信装置を提供する。 - 特許庁

The sampling circuit is operative to sample the characteristics of an input signal at various points within a bit window in response to a sample clock signal.例文帳に追加

該サンプリング回路は、サンプリング・クロック信号に応じて、ビット・ウィンドウ内の様々なポイントで入力信号の特性をサンプリングする。 - 特許庁

To reduce the scale of a system circuit by realizing clock rate conversion for power reduction or for conversion of the digital sampling rate and video image mirror reverse processing.例文帳に追加

電力削減のためあるいはデジタルサンプリングレートを変換させるためのクロックレート変換及び、映像の左右反転処理を実現し、システム回路規模を縮小させることを目的とする。 - 特許庁

Then, an AD converter having a sampling clock in common with the DA converter, for converting the voltage value of the current sensor into a digital signal B is provided.例文帳に追加

次に、上記電流センサの電圧値をデジタル信号Bに変換するための、上記DA変換器とサンプリングクロックを共有するAD変換器を設ける。 - 特許庁

The high-speed serial interface circuit includes first to N-th receiver circuits 10-1 to 10-N, a connection switching circuit 20, a serial/parallel conversion circuit 40, a sampling clock generating circuit 50, and a mapping change circuit 110.例文帳に追加

高速シリアルインターフェース回路は、第１〜第Ｎのレシーバ回路１０-1〜１０-N、接続切り替え回路２０、シリアル／パラレル変換回路４０、サンプリングクロック生成回路５０、マッピング変更回路１１０を含む。 - 特許庁

A CDR system (100) has a sampling circuit (105) generating a clock/data signal that is in a recovery state, and an interleaving feedback network (110).例文帳に追加

ＣＤＲシステム（100）は回復状態のクロック／データ信号を生じさせるサンプリング回路（105）及びインタリービングフィードバックネットワーク（110）を有する。 - 特許庁

A short pulse generator 3 and a PRBS pattern generator 4 output a short pulse train 3a synchronized with the sampling clock 2a and a pseudo random pattern 4a with a pattern identical to the above pseudo random pattern respectively.例文帳に追加

短パルス発生器３とPRBSパターン発生器４は前記サンプリングクロック２ａに同期した短パルス列３ａと前記疑似ランダムパターンと同じパターンの疑似ランダムパターン信号４ａを出力する。 - 特許庁

The variable delay element connects an optional clock stream having the possibility of being latently destroyed only to a data sampling device to be able to utilize a fixed delay session.例文帳に追加

可変遅延要素によって、潜在的に破壊されている可能性のある任意のクロック・ストリームがデータ・サンプリング・デバイスのみに接続されることとし、固定遅延セクションを利用可能とする。 - 特許庁

To provide a timing correcting circuit and a receiver capable of obtaining a sampling clock signal and a symbol signal whose phase error is small in a short time, and improving the demodulating performance of a receiver.例文帳に追加

位相誤差の小さいサンプリングクロック信号及びシンボルクロック信号を短時間で得ることができ、受信装置の復調性能を改善することが可能なタイミング調整回路及び受信装置を提供する。 - 特許庁

When a MGT port is coupled to an external clock, a rate at which receiving signals are sampled can be increased without use of the device in an over sampling mode.例文帳に追加

ＭＧＴポートを外部クロックに結合すると、装置をオーバーサンプリング・モードで使用しなくても、受信信号をサンプリングするレートを高めることができる。 - 特許庁

An A-D converter 1 converts a analog video signal VI into a digital video signal in response to a sampling clock SCK, and sends it to a resolution conversion circuit 2.例文帳に追加

Ａ／Ｄ変換器１はアナログの映像信号ＶＩをサンプリングクロックＳＣＫに応答してデジタルの映像信号に変換し、解像度変換回路２に与える。 - 特許庁

An analog/digital converter 1 converts an input video signal into video data by using a sampling clock from a PLL circuit 2 and a subtractor 17 subtracts video data delayed by a 1-clock delay circuit 16 from the converted video data.例文帳に追加

入力映像信号はＡ／Ｄ変換器１でＰＬＬ回路２からのサンプリングクロックにより映像データに変換された後、減算器１７により１クロック遅延回路１６で遅延された映像データと減算される。 - 特許庁

To solve the problem that it is required to insert a clock delay circuit and adjust a timing so as to optimize a sampling timing in an A/D converter in the case of a pulse detection system.例文帳に追加

パルス検出方式の場合、Ａ／Ｄコンバータでのサンプリングタイミングを最適化するために、クロックディレイ回路を挿入してタイミング調整することが必要である。 - 特許庁

A maximum/minimum value determination circuit 240 selects a sampling time having a maximum or minimum sum and provides a recovered clock signal 270.例文帳に追加

最大値−最小値決定回路２４０が、最大または最小の和を有するサンプル時間を選択して、回復されたクロック信号２７０を提供する。 - 特許庁

When the period of input output clock is not stable, period data of a re-sampling period address register 23 are updated and a reading address is formed by supplying the output of the register 23 to a cumulative adding circuit 24.例文帳に追加

入出力クロックの周期が安定していないときには、再標本化周期アドレスレジスタ２３の周期データを更新するとともに、レジスタ２３の出力を累積加算回路２４に供給して読み出しアドレスを形成する。 - 特許庁

In a packet handler 41 as a master, a reproducing sampling clock outputted from a PLL 35 is outputted to a PLLin of a packet handler 42 through a switching part 36 and PLLout.例文帳に追加

マスターとなるパケットハンドラ４１においては、ＰＬＬ３５から出力される再生サンプリングクロックを、切替部３７、ＰＬＬｏｕｔを経て、パケットハンドラ４２のＰＬＬｉｎに出力する。 - 特許庁

In this video signal processor 2, by a synchronizing signal separation circuit 9 and a PLL circuit 10, a sampling clock ADCLK matched with the phase of the horizontal synchronizing signals of the video signals is generated.例文帳に追加

映像信号処理装置２では、同期信号分離回路９およびＰＬＬ回路１０により、前記映像信号の水平同期信号の位相に合わせたサンプリングクロックＡＤ_CLKが生成される。 - 特許庁

A PLL circuit 13 produces two sampling clock having the same period as the input signal and constant phase relation and outputs to the S/H circuit 11 and an S/H circuit 14.例文帳に追加

ＰＬＬ回路１３は、入力信号と同じ周期で位相関係が一定の２つのサンプリングクロックを生成し、Ｓ／Ｈ回路１１およびＳ／Ｈ回路１４に出力する。 - 特許庁

To perform high precision signal conversion processing, even if there are variations in an analog signal path, signal paths for clock signals for sampling, and operation delays of A/D converters.例文帳に追加

アナログ信号経路、サンプリング用クロック信号の信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行えるようにする。 - 特許庁

Further, a generated signal S11 from a mobile phone electronic circuit is sampled at a sampling circuit unit 130 with a sample clock signal S22 of frequency lower than the frequency of the generated signal S11.例文帳に追加

また、携帯用電子回路からの発生信号Ｓ１１が、サンプル回路部１３０において、発生信号Ｓ１１の周波数より低い周波数のサンプルクロック信号Ｓ２２でサンプリングされる。 - 特許庁

A phase detector 6 detects the sampling phase of a personal computer signal that is sampled from the clock CK and generates a phase control signal when it deviates from a right phase.例文帳に追加

位相検出器６は、クロックＣＫによりサンプリングされたパソコン信号のサンプリング位相を検出し、正しい位相よりずれているときに位相制御信号を発生する。 - 特許庁