「sampling clock」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

A logic analyzer/vector sending control unit 4 supplies a sampling clock during concatenation of the switches between devices 9a and 9b, and a first emulation is conducted to store an output signal in a memory 2a.例文帳に追加

ロジックアナライザ／ベクタ送出制御部４は、デバイス間スイッチ９ａ，９ｂの連結時にサンプリングクロックを供給し、１回目のエミュレーションを行い、出力信号をメモリ２ａに格納させる。 - 特許庁

A luminance signal and a chrominance signal are converted into digital signals respectively with a clock signal (frequency with an integer multiple of a sampling frequency for recording/transmission) supplied from a 3rd input terminal 4.例文帳に追加

第３の入力端子４から供給されたクロック信号（記録／伝送のための標本周波数の整数倍の周波数）で輝度信号及び色信号をディジタル化する。 - 特許庁

This signal comparison system 20 decides whether or not an error can take place at the time of sampling of a data signal 54 by that the data signal 54 comes close to the transition of its clock signal 12 and transits.例文帳に追加

信号比較システム(20)は、データ信号(54)がそのクロック信号(12)の遷移に近接して遷移し、それによってデータ信号(54)のサンプリングにおいてエラーが起こりうるか否かを判断する。 - 特許庁

A burst lock PLL circuit composed of a phase comparator 14, an LPF 16, a VCO 18 and a frequency divider 20 generates a sampling clock 44 synchronized with the reference signal 36 whose frequency is an integer times as high as the color burst signal 34.例文帳に追加

位相比較器14、LPF16、VCO18および分周器20から構成されるバーストロックPLL回路では、周波数がカラーバースト信号34の整数倍で、基準信号36に同期するサンプリングクロック44を生成する。 - 特許庁

A PLL circuit 3 multiplies the sampling rate of input data to generate a clock signal fx for frequency ratio measurements and to generate an end flag flock denoting that the multiplication operation is locked.例文帳に追加

ＰＬＬ回路３が入力データのサンプリングレートを逓倍し、周波数比計測用のクロック信号fxを発生するとともに逓倍動作がロックしたことを示す完了フラグflockを発生する。 - 特許庁

To reduce the scale of a system circuit by realizing clock rate conversion for power reduction or for conversion of the digital sampling rate and video image mirror reverse processing.例文帳に追加

電力削減のためあるいはデジタルサンプリングレートを変換させるためのクロックレート変換及び、映像の左右反転処理を実現し、システム回路規模を縮小させることを目的とする。 - 特許庁

The variable delay element connects an optional clock stream having the possibility of being latently destroyed only to a data sampling device to be able to utilize a fixed delay session.例文帳に追加

可変遅延要素によって、潜在的に破壊されている可能性のある任意のクロック・ストリームがデータ・サンプリング・デバイスのみに接続されることとし、固定遅延セクションを利用可能とする。 - 特許庁

In a packet handler 41 as a master, a reproducing sampling clock outputted from a PLL 35 is outputted to a PLLin of a packet handler 42 through a switching part 36 and PLLout.例文帳に追加

マスターとなるパケットハンドラ４１においては、ＰＬＬ３５から出力される再生サンプリングクロックを、切替部３７、ＰＬＬｏｕｔを経て、パケットハンドラ４２のＰＬＬｉｎに出力する。 - 特許庁

A PLL circuit 13 produces two sampling clock having the same period as the input signal and constant phase relation and outputs to the S/H circuit 11 and an S/H circuit 14.例文帳に追加

ＰＬＬ回路１３は、入力信号と同じ周期で位相関係が一定の２つのサンプリングクロックを生成し、Ｓ／Ｈ回路１１およびＳ／Ｈ回路１４に出力する。 - 特許庁

Further, a generated signal S11 from a mobile phone electronic circuit is sampled at a sampling circuit unit 130 with a sample clock signal S22 of frequency lower than the frequency of the generated signal S11.例文帳に追加

また、携帯用電子回路からの発生信号Ｓ１１が、サンプル回路部１３０において、発生信号Ｓ１１の周波数より低い周波数のサンプルクロック信号Ｓ２２でサンプリングされる。 - 特許庁

To provide a phase-locked loop (PLL) circuit capable of reducing a phase error amount, without being restricted in a value of a period of a sampling clock, for a horizontal synchronizing signal to be input.例文帳に追加

入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。 - 特許庁

To provide a dot clock reproducing device, capable of always and automatically performing reproducing by adjusting the phase difference between the phase of sampling clocks and the phase of dot clocks of a video signal source by following the temperature characteristics of equipment or the like.例文帳に追加

サンプリングクロック位相と映像信号源のドットトクロックの位相差を機器の温度特性等に追従し常時自動再生するドットクロック再生装置を提供するものである。 - 特許庁

By this method, in a mixer 15 for the up-converting, frequency variation components of the sampling clock are canceled, and an output carrier signal with high stability of frequency is obtained.例文帳に追加

これにより、アップコンバート用のミキサ１５において、サンプリングクロックの周波数変動成分が打消されて、周波数安定度の高い出力搬送波信号が得られることになる。 - 特許庁

To provide an information reproducing device capable of detecting a frequency of an A/D clock for sampling a reproducing signal of an optical disk by a simple configuration while preventing erroneous detection.例文帳に追加

光ディスクの再生信号をサンプリングするＡ／Ｄクロックの周波数を、誤検出を防止しつつ簡素な構成で検出することでできる情報再生装置を提供する。 - 特許庁

To obtain a stable symbol clock by a small operation amount even in a multi-valued FSK (Frequency Shift Keying) demodulated signal when sampling the FSK demodulated signal and regenerating demodulated data from an amplitude value of obtained symbol data.例文帳に追加

ＦＳＫ復調信号をサンプリングし、得られたシンボルデータの振幅値から復調データを再生するにあたって、多値でも少ない演算量で安定したシンボルクロックを得る。 - 特許庁

Further, the random pulse train generating circuit is provided with a feedback path (15, 16) for frequency-dividing the outputted random pulse train and varying the reference value and the clock frequency used for sampling and holding depending on the magnitude of the frequency.例文帳に追加

さらに、出力されるランダムパルス列を分周し、その周波数の高低に応じて基準値やサンプルホールド時のクロック周波数を変化させるる帰還路（１５，１６） を備える。 - 特許庁

The setting value storage means 37 sets again each of programs A, N of the PLL circuit 38 according to the adjustment value C0 so as to give a sampling clock SCLK with the frequency fo to an A/D converter 26.例文帳に追加

設定値保持手段37は、調整値C0に従い、ＰＬＬ回路38の各プログラム値Ａ，Ｎを設定し直し、周波数foのサンプリングクロックSCLKがＡ／Ｄ変換器26に入力されるようにする。 - 特許庁

A timing generator 3 outputs a latch signal SH for prescribing delay processing timing of the sample and hold circuits and a clock signal HCK for prescribing a simultaneous sampling period of a drive circuit 13.例文帳に追加

タイミングジェネレータ３はサンプルホールド回路の遅延処理タイミングを規定するラッチ信号ＳＨと駆動回路１３の同時サンプリング周期を規定するクロック信号ＨＣＫを出力する。 - 特許庁

Therefore, its sampling period can be made longer by using a frequency-divided clock than that when focus servo control operation is performed, and stable focus search can be performed.例文帳に追加

よって、フォーカスサーボ制御動作を行うときに比べて、分周したクロックを用いることで、そのサンプリング周期を長くすることができ、安定したフォーカスサーチを行うことができる。 - 特許庁

To perform arbitrary selection of a sampling frequency versus data clock frequency while maintaining a recovered timing signal of sufficient accuracy to reliably decode digital data.例文帳に追加

デジタルデータを確実に復号化するのに十分な精度の再生されたタイミング信号を維持しながら、データクロック周波数に対しサンプリング周波数を仲裁的に選択できるようにすること。 - 特許庁

A filter 3a produces no delay of the sampling clock, while a filter 3b produces a delay of 1/4 sample interval, a filter 3c produces a delay of 2/4 sample interval, and a filter 3d produces a delay of 3/4 sample interval, respectively.例文帳に追加

フィルタ３ａはサンプリングクロックを全く遅延させず、フィルタ３ｂは１／４サンプルインターバル、フィルタ３ｃは２／４サンプルインターバル、フィルタ３ｄは３／４サンプルインターバル、それぞれ遅延させる。 - 特許庁

Thus, control to the optimum current corresponding to the sampling frequency is made independently of the clock signal generating means in use so as to attain low power consumption of the AD converter.例文帳に追加

従って、クロック信号生成手段を問わず、サンプリング周波数に応じた最適な電流値に制御することができ、ＡＤ変換器の低消費電力化が達成される。 - 特許庁

The sampling signals 20b, 20c are generated according to a cycle of the image signal 16a and a cycle of a clock of a digital signal processing system 32 different from the cycle of the image signal 16a and inputted in the CDS part 22.例文帳に追加

サンプリング信号20b, 20cは、画像信号16aの周期と、この周期とは異なるデジタル信号処理系32のクロックの周期とに従って生成されて、CDS部22に入力される。 - 特許庁

To provide an apparatus and a method for data interface for a flat panel display capable of reducing the number of data transmission lines by inserting a clock in data, and stably sensing the clock inserted in the data by precisely sampling the data.例文帳に追加

データにクロックを挿入して伝送することによってデータ伝送ラインの数を減少させ、データに挿入されたクロックを安定して検出することによって正確にデータをサンプリングできる平板表示装置のデータインターフェース装置及び方法を提供する。 - 特許庁

A clock/data generation circuit 104 generates a regenerative clock RCLK and regenerative data RDATA in response to either a plurality of sampling signals Sample_Φ0 to 9 or the received data signal RXDATA, the plurality of phase select signals and the second multi-phase clocks.例文帳に追加

クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 - 特許庁

The single-bit adder 10 directly adds two ΔΣ-modulated one-bit signals x1(n) and x2(n) with an operation clock which is twice as fast as a sampling clock Fs without converting them into multi-bit signals, and outputs the addition result as a one-bit signal z(n).例文帳に追加

シングルビット加算器１０は、サンプリングクロックＦｓの２倍の動作クロックで２個のΔΣ変調された１ビット信号ｘ_１（ｎ），ｘ_２（ｎ）を多ビット信号に変換することなく直接加算し、この加算結果を１ビット信号ｚ（ｎ）として出力する。 - 特許庁

A microcomputer 20 adjusts the frequency of a clock signal CLK supplied to a PWM modulating section 12 by controlling a clock generating section 12 constituted in a PLL circuit in accordance with the presence/absence of input sound signals or the sampling frequency of the signals.例文帳に追加

入力音声信号の有無や入力音声信号のサンプリング周波数に応じて、マイコン２０が、ＰＬＬ回路の構成とされたクロック生成部１２を制御し、ＰＷＭ変調部１２に供給するクロック信号ＣＬＫの周波数を調整する。 - 特許庁

In the present apparatus, since AD conversion and DA conversion are performed based on the clock signal generated by the same clock signal generating unit 21, sampling frequencies can be completely matched and audio signals can be accurately restored.例文帳に追加

この装置によれば、ＡＤ変換及びＤＡ変換は同一のクロック信号発生部２１にて発生されたクロック信号に基づき行われるので、サンプリング周波数を完全に一致させることが可能となり、音声信号を正確に復元することができる。 - 特許庁

The frequency of a sampling clock ADC_CLK of a delta sigma AD converter 16 is set to be higher than the frequency of an amplifier clock AMP_CLK of a charge amplifier 14 so as to shorten the data update rate of N-bit digital data AD_OUT output from the delta sigma AD converter 16.例文帳に追加

デルタシグマ型ＡＤ変換器１６から出力されるＮビットのデジタルデータAD_OUTのデータ更新レートを短縮するために、デルタシグマ型ＡＤ変換器１６のサンプリング・クロックADC_CLKの周波数は、電荷増幅器１４のアンプ・クロックAMP_CLKの周波数より高く設定される。 - 特許庁

When signals A to D are ones falling within 1 clock and a signal E is one not falling within 1 clock, by using a signal S synchronizing with a timing generation part 22 after the signal E is reliably stabilized, sampling is performed by an AND circuit 23.例文帳に追加

信号Ａ〜Ｄは１クロック以内に収まる信号、信号Ｅは１クロック以内に収まらない信号とすると、信号Ｅが確実に安定した後に、タイミング発生部２２で発生されるクロックに同期した信号Ｓを用いて、アンド回路２３でサンプリングする。 - 特許庁

A doubly multiplexed computation clock is provided for a clock of the reception input signals to form a plurality of reception beams PΣ and PΔ multiplexed in the time direction as switching a coefficient between WΣ2 and WΔ3 during one sampling period.例文帳に追加

そして、受信入力信号のクロックに対して２倍に多重化した演算クロックを与え、一つのサンプリング期間内に係数をＷΣ２，ＷΔ３に切り換えつつ、時間方向に多重化した複数の受信ビームＰΣ，ＰΔを形成するようにした。 - 特許庁

By clock signals CLK generated in a clock signal generation part 54 provided in one controller unit 16-1, each of the sample-and- hold circuit parts 50 of the controller units 16 is triggered and simultaneously operated and the sampling of the corresponding sensor signals and data storage are performed.例文帳に追加

１つのコントローラユニット１６−１に備えたクロック信号発生部５４で発生させたクロック信号ＣＬＫで、コントローラユニット１６の夫々のサンプルホールド回路部５０をトリガし一斉に動作させ、対応するセンサ信号のサンプリング及びデータ格納を行わせる。 - 特許庁

While using either a rising edge of a reference clock or a falling edge thereof, a rate discrimination section 101 discriminates a sampling frequency by counting an interval length from a change point of a digital audio interface signal to the next change point with the number of cycles of the reference clock.例文帳に追加

レート判別部１０１によって、基準クロックの立上りエッジ、または立下りエッジの何れか一方を用いて、デジタルオーディオインターフェース信号の変化点から次の変化点までの区間長を基準クロックのサイクル数で計数して、サンプリング周波数を判別する。 - 特許庁

The A/D converter 1 divides the system clock into 1/4, and generates two kinds of sampling clocks having a phase 90° different each other using a rectangular wave having a width of one period of the system clock, and samples received signal, and outputs a first and a second received data.例文帳に追加

Ａ／Ｄ変換器１はシステムクロックを１／４分周し、かつ、システムクロックの１周期分の幅を有する矩形波で、互いに位相が９０度異なる２種類のサンプリングクロックを生成して受信信号をサンプリングして第１及び第２の受信データを出力する。 - 特許庁

An amplitude limiting reading sample value series, in which each of the sample values of the read sample value series acquired by sampling a read signal read from the recording disk at clock timing with frequency identical to 66 MHz channel clock is limited to the designated amplitude limiting value or below, is acquired.例文帳に追加

記録ディスクから読み取られた読取信号を６６ＭＨｚのチャネルクロックと同一周波数のクロックタイミングにてサンプリングして得た読取サンプル値系列の各サンプル値を所定の振幅制限値以下に制限した振幅制限読取サンプル値系列を得る。 - 特許庁

In the information reproducing device, an RF signal inputted in an A/D converter 12 through a pickup 10 and an RF signal generating section 11 from a disk 1 is sampled in accordance with a clock for sampling from a clock generating section 13 and converted into the sample value series.例文帳に追加

情報再生装置では、ディスク１からピックアップ１０とＲＦ信号生成部１１を経由してＡ／Ｄ変換器１２に入力されたＲＦ信号は、クロック生成部１３からのサンプリング用クロックに従ってサンプリングされ、サンプル値系列に変換される。 - 特許庁

The setting part 17 sets delay quantity and outputs the delay quantity to the delaying part 12 in order to accomplish signal change in the SDRAM 5 after 1.5 reference clock CLK by referring to results obtained by sampling the input signal from the buffer 13 in an input signal sampling part 16.例文帳に追加

遅延量設定部１７は、双方向バッファ１３からの入力信号を入力信号サンプリング部１６でサンプリングした結果を参照して、ＳＤＲＡＭ５に１．５基準クロックＣＬＫ後に信号変化を到達させるために、遅延量を設定して可変量遅延部１２に出力する。 - 特許庁

In a method of determining the optimal sampling delay for a sampling clock (42), with respect to a synchronization signal corresponding to the video signal in a video frame grabber, a gray score is the numerical value of an intermediate gray level for the low and high gray level values in a digital image signal for phase setting.例文帳に追加

ビデオフレームグラバーにおいて、ビデオ信号に対応する同期信号に関して標本クロック（４２）の最適標本遅延を決定する方法であって、該グレースコアが、位相設定のためのデジタル画像信号における低及び高グレーレベル値の数に対する中間のグレーレベル値の数である。 - 特許庁

A reception device B12 has a function of inputting the clock pattern from the data line 13, generating the best edge for the sampling of the data, and sampling the data by using the edge and then faster data transmission becomes possible, so the bus bandwidth can be increased.例文帳に追加

また、受信デバイスＢ１２はデータ線１３上からクロックパターンを入力して、データをサンプリングするための最適なエッジを生成し、そのエッジを用いてデータのサンプリングを行う機能を備えることにより、より高速なデータ伝送ができることからバス帯域を増やすことことが可能となる。 - 特許庁

The counter circuit 40 outputs an inhibition signal of L level for stopping sampling to a sampling circuit 20 until the number of clocks from a clock signal CLK reaches a predetermined value (for example, 5 clocks) set in advance in a register 41 based on the edge detection signal of H level.例文帳に追加

カウンタ回路４０は、Ｈレベルのエッジ検出信号に基づいて、クロック信号ＣＬＫからのクロック数がレジスタ４１に予め設定された所定値（例えば５クロック）に達するまで、サンプリングを停止させるためのＬレベルの禁止信号をサンプリング回路２０に出力している。 - 特許庁

ADCs 151 and 152 perform sampling at the frequency of the clock signal oscillated by the self-running sampling trigger source 140 for an electrical signal converted by the local oscillator 110, the 90-degree phase hybrid circuit 120 and the photoelectric conversion units 131 and 132 to convert the electrical signal into a digital signal.例文帳に追加

ＡＤＣ１５１，１５２は、局部発振器１１０、９０°位相ハイブリッド回路１２０および光電変換素子１３１，１３２によって変換された電気信号を、自走サンプリングトリガ源１４０によって発振されたクロック信号の周波数によってサンプリングするデジタル変換を行う。 - 特許庁

Then, the sampling circuit 5 outputs a digital signal at every quarter cycle of the AC power supply 2 according to an output signal of the clock pulse and the photo diode 4, and based on the output state of the sampling circuit 5, an abnormality detecting circuit 7 judges the status of the fluorescent lamp 1.例文帳に追加

そして、サンプリング回路５がクロックパルスおよびフォトダイオード４の出力信号に応じて交流電源２の四半周期毎にデジタル信号を出力し、そのサンプリング回路５の出力状況に応じて異常検出回路７が蛍光灯１の状態を判定する。 - 特許庁

Inserted to the last line for example of a field constituting one screen of a computer signal is a reference signal Sref (or Sref1, Sref2) in which prescribed binary data alternately continue horizontally, a reference signal for the purpose of detecting a phase in sampling a computer signal with a prescribed sampling clock.例文帳に追加

コンピュータ信号の1画面を構成するフィールドの最終ライン等に、コンピュータ信号を所定のサンプリングクロックでサンプリングしたときのサンプリング位相を検出するための、水平方向に所定の２値データが交互に連続したレファレンス信号Ｓref（もしくはＳref1，Ｓref2）を挿入する。 - 特許庁

Then, by exclusive OR circuits 24 and 25 and a masking circuit 28, the phase information of the sampling clock 102 is extracted from the relation of the polarity of the data of the intermediate point and the polarity of the data of an original sampling point and outputted through an LPF 30 to a VCO 40 as an APC voltage 103.例文帳に追加

そして、排他的論理和回路２４、２５、マスク回路２８により、その中間点のデータの極性と元のサンプリング点のデータの極性の関係からサンプリングクロック１０２の位相情報を抽出しＬＰＦ３０を介してＡＰＣ電圧１０３としてＶＣＯ４０に出力する。 - 特許庁

A level display device which displays the level of input signals by means of a plurality of display segments is provided with a sampling means which samples the input signals in accordance with a first clock and a control means which is constituted to display the level of the input signals in the display segments in accordance with a second clock which is lower in frequency than the first clock.例文帳に追加

複数の表示セグメントによって入力信号のレベルを表示させるレベル表示装置において、入力信号を第１のクロックにしたがってサンプリングするサンプリング手段と、前記第１のクロックより低い周波数の第２のクロックにしたがって前記表示セグメントに表示するようにした制御手段とを備えたレベル表示装置。 - 特許庁