「sampling clock」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

To set a flexible and appropriate frequency division rate corresponding to all operation modes without changing the frequency division rate of a frequency divider circuit for generating the sampling clock of remote control signals corresponding to the operation mode by software in a microcomputer loaded with a remote control reception function.例文帳に追加

リモコン受信機能を搭載したマイコンにおいて、動作モードに応じてリモコン信号のサンプリングクロックを発生させる分周回路の分周比をソフトで変更せず、動作モード全てに応じて柔軟かつ適切な分周比を設定する。 - 特許庁

The display processing circuit, which is connected to an oscilloscope that displays the OFDM type signal to be used, the data signal of each carrier which is output by the sampling block of an FFT postpones a time to the integer time of a sampling clock and selects the data signal of each displaying carrier so that a deviation does not generate in a frequency area.例文帳に追加

ＯＦＤＭ方式の信号を表示するオシロスコープ等に結合して使用される表示処理回路であって、ＦＦＴのサンプリングクロックで出力される各キャリアのデータ信号を、サンプリングクロックの整数倍に時間引き延ばしを行い、且つ、データ信号を表示する一定期間において、表示する各キャリアのデータ信号を周波数領域において偏りが生じないように選定する。 - 特許庁

Quantized data I and Q obtained by applying frequency conversion to an input modulated wave into a base band are obtained from output terminals 106 and 107 by using a sampling frequency equal to a center frequency of the input modulated wave (in) and performing a sampling operation with clock signals 104 and 105 having 90° phase difference from each other in two AD converters 102 and 103.例文帳に追加

入力変調波ｉｎの中心周波数に等しいサンプリング周波数を用い、２つのＡＤ変換器１０２，１０３にて互いに９０度の位相差を有するクロック信号１０４，１０５でサンプリング動作させることにより、入力変調波がベースバンド帯域へ周波数変換された量子化データＩおよびＱを出力端子１０６，１０７から得る。 - 特許庁

Binary received data DATA_0 are normalized by sampling them with a reference clock CLK_ref, and pulses are generated in repetition cycles A equal to the reciprocal of the bit transmission rate of the received data DATA_0 in synchronism with respective edges of data DATA for reception obtained by the normalization and are used as a reception clock CLK for extracting bits from the data DATA for reception.例文帳に追加

２値の受信データＤＡＴＡ_0を基準クロックＣＬＫ_refでサンプリングすることによって正規化し、これにより得られる受信用データＤＡＴＡの各エッジに同期して受信データＤＡＴＡ_0のビット伝送速度の逆数に等しい繰り返し周期Ａでパルスを生成し、このパルスを受信用データＤＡＴＡからビット抽出を行うための受信クロックＣＬＫとする。 - 特許庁

In the microcomputer loaded with the remote control reception function, frequency conversion circuits corresponding to the respective operation modes are installed, and by automatically selecting conversion clocks outputted from the respective conversion circuits corresponding to the respective operation modes, the conversion clock of the same frequency is supplied at all times to the frequency divider circuit for generating the clock for sampling the remote control signals inputted to a microcomputer chip.例文帳に追加

リモコン受信機能を搭載したマイコンにおいて、各動作モードに応じた周波数変換回路を設置し、各動作モードに応じて各々の変換回路から出力される変換クロックを自動的に選択することによって、マイコンチップに入力されるリモコン信号をサンプリングする為のクロックを発生する分周回路に常に同じ周波数の変換クロックを供給させる。 - 特許庁

A clock reproducing section 20 ANDs bits of standardized digital data and bits of 0xOFF, determines a distance between a frequency and a convergent point in sample data and extracts a sampling position where the distance is minimized, as a Nyquist point.例文帳に追加

クロック再生部２０は、規格化されたデジタルデータの各ビットと０ｘ０ＦＦＦとの各ビットとのＡＮＤをとり、その結果から、サンプルデータにおける周波数と収束点との距離を求め、その距離が最も小さくなるサンプリング位置をナイキスト点として抽出する。 - 特許庁

To obtain a delay compensation circuit capable of performing delay compensation about a time shorter than a sampling clock period of a memory using a delay compensation unit such as a delay line etc., and capable of enlarging delay amount to be controllable in the delay compensation unit such as the delay line etc.例文帳に追加

遅延線路等の遅延補償部を用いてメモリのサンプリングクロック周期よりも短い時間の遅延補償が可能であり、かつ、遅延線路等の遅延補償部における制御可能な遅延量を拡大することの可能な遅延補償回路を実現する。 - 特許庁

In this test method for a semiconductor memory, read-data RDT read out from a ROM synchronizing with a clock CLK of the prescribed period is sampled once during double the prescribed period, sampled data is outputted to the outside as sampling data SDT.例文帳に追加

開示される半導体記憶装置のテスト方法は、所定周期のクロックＣＬＫに同期してＲＯＭから読み出されたリードデータＲＤＴを所定周期の２倍の時間の間に１回サンプリングし、サンプリングしたデータをサンプリングデータＳＤＴとして外部に出力する。 - 特許庁

The method includes deriving a data-location signal having amplitude transitions that identify a phase of amplitude transitions of the analog signal, and, in response to the data-location signal, selecting a sampling clock signal having a phase different from the phase of the amplitude transitions of the analog signal.例文帳に追加

方法は、アナログ信号の振幅遷移の位相を識別する振幅遷移を有するデータ配置信号を引き出すことと、データ配置信号に応答して、アナログ信号の振幅遷移の位相と異なる位相を有するサンプリングクロック信号を選択することとを含む。 - 特許庁

A sampling part 21 conducts intermittently by M pieces memory processing for sample values of a reference signal Sr and a measured signal Sx with respect to the first memory 24 and the second memory 26, in a prescribed period longer than a period, of a clock signal Cs, multiplied with a plurality of M times.例文帳に追加

標本化部２１は、第１のメモリ２４と第２のメモリ２６に対する基準信号Ｓｒと被測定信号Ｓｘのサンプル値の記憶処理を、クロック信号Ｃｓの周期の複数Ｍ倍より長い所定周期でＭ個ずつ間欠的に行う。 - 特許庁

To provide a matrix type display device in which the frequency and the phase of a sampling clock given to an A/D converter circuit are automatically adjustable to an optimum frequency and an optimum phase corresponding to the kind of an input image signal.例文帳に追加

この発明は、Ａ／Ｄ変換回路に与えるサンプリングクロックの周波数および位相を、入力映像信号の種類に応じた最適な周波数および位相に自動的に調整することができるマトリクス型ディスプレイ装置を提供することを目的とする。 - 特許庁

A counter 21 gives the count of the signals from the comparator 20 to a CPU 10, and the CPU 10 uses a changeover device 6 to control the phase of the sampling clock and selects a switch 14 of a frequency correction circuit 11 depending on the count to control the frequency characteristic of the input video signal.例文帳に追加

カウンタ２１はこの信号のカウント値をＣＰＵ１０に与え、ＣＰＵ１０は切替器６によりサンプリングクロックの位相を制御し、カウント値に応じて周波数補正回路１１のスイッチ１４を切替えて入力映像信号の周波数特性を制御する。 - 特許庁

The output is expressed by a row of discrete pints with an interval corresponding to the period of the sampling clock CL, thus instantly determining whether or not a servo system is operated ideally, depending on whether or not the displacement of each point is at a constant interval.例文帳に追加

この出力はサンプリングクロックＣＬの周期に対応する間隔を有する離散的な点列により表現されており、各点の変位が一定間隔となっているか否かにより、サーボ系が理想的に運転されているか否かを即座に判定することができる。 - 特許庁

The phase of a signal corresponding to a delay of an input signal is compared with the phase of a signal corresponding to a sampling of the input signal, and the oscillation frequency of an oscillation means is controlled by a voltage generated according to the phase comparison result to obtain a synchronous clock from the oscillation means.例文帳に追加

入力信号を遅延した信号の位相と該入力信号をサンプリングした信号の位相とを比較し、該位相比較結果に応じて発生させた電圧により発振手段の発振周波数を制御し、その発振手段から同期クロックを得る。 - 特許庁

The video display device has a memory means storing two or more pieces of viewing angle adjustment data, such as a scan conversion rate and sampling clock frequency set by a user with respect to a combination of the same horizontal/vertical synchronization frequency, like WXGA and XGA, in the video signals.例文帳に追加

映像信号でＷＸＧＡとＸＧＡのような同一の水平/垂直同期周波数の組み合わせに対し、ユーザーが設定したスキャン変換率やサンプリングクロック周波数などの画角調整データを２つ以上記憶するメモリ装置を有する。 - 特許庁

The clock transmitter 23 outputs a new sample start signal to an A/D sampler 3 by an input timing of the delayed trigger signal inputted from the delay circuit 22, to thereby change a sampling start timing of an interference signal at the A/D sampler 3.例文帳に追加

クロック発信器２３は、遅延回路２２から入力される遅延されたトリガ信号の入力タイミングにより新たなサンプルスタート信号をＡ／Ｄサンプラ３に出力すると、Ａ／Ｄサンプラ３における干渉信号のサンプリング開始タイミングが変更される。 - 特許庁

Using a single free-run clock 17, a processor (11) composite signals in individual broadcasting systems are subjected to A/D conversion, generates (14) addresses respectively corresponding to the broadcasting systems and converts (13) the sampling frequency to separate into signals Y, C, using them.例文帳に追加

単一のフリーランクロック１７を用いて個々の放送方式コンポジット信号をＡ／Ｄ変換１１し、またそれぞれの放送方式に対応したたアドレスを発生１４させてこれを用いてサンプリング周波数変換を行うことによりＹＣ分離１３を行う。 - 特許庁

To make maintainable an optimum screen condition by detecting and setting optimum frequency and phase of sampling clock signals being used at the time of converting externally inputted analog video signals into digital signals.例文帳に追加

外部から入力されるアナログビデオ信号をデジタル信号に変換するとき，利用するサンプリングクロック信号の最適な周波数及び位相を検出，設定して，最適の画面状態を維持させる液晶ディスプレイの画面自動調整装置及びその方法を提供すること。 - 特許庁

A signal corresponding to displacement and load sampled by A/D converts 32 and 33 according to a sampling clock CL with a prescribed period, is converted into a digital signal, and is inputted to an output device 34, thus outputting the load-displacement curve of a test piece 21.例文帳に追加

所定周期のサンプリングクロックＣＬにより、Ａ／Ｄ変換器３２、３３で変位および荷重に対応する信号をサンプリングしデジタル信号に変換して出力装置３４に入力し、当該試験片２１の荷重−変位曲線を出力させる。 - 特許庁

Brain wave sampling pulses are generated such that the waveform of an image artifact in gradient magnetic field change for gathering fMRI data in the fMRI apparatus is on a baseline at the sampling timing of gathering brain wave data in the brain wave measuring apparatus on the basis of the clock function of the fMRI apparatus.例文帳に追加

本発明のシステムは、脳波を測定する脳波測定装置と、磁気共鳴イメージングによって脳機能計測を行うｆＭＲＩ装置とを備え、ｆＭＲＩ装置の時計機能に基づいて、脳波測定装置における脳波データを収集するサンプリングタイミングで、ｆＭＲＩ装置におけるｆＭＲＩデータを収集するための傾斜磁場変化における画像アーチファクトの波形が基線上になるように、脳波サンプリングパルスを発生する。 - 特許庁

When the video signal whose frequency band is limited, the magnification/reduction circuit 2 does not magnify the signal in the horizontal direction, but the A/D converter 1 uses a sampling clock corresponding to the magnification in the horizontal direction to convert the video signal into a digital signal, thereby magnifying the video signal into the horizontal direction.例文帳に追加

帯域制限されたビデオ信号のときには、拡大縮小回路２は、水平方向の拡大処理を行うことなく、ＡＤコンバータ１が、水平方向の拡大率に対応したサンプリングクロックを用いてデジタル信号に変換することによって、ビデオ信号を水平方向に拡大する。 - 特許庁

The circuit of a device includes first, second and third processing circuit 14-1, 14-2, 14-3, each of which executes a sampling function by using clock signals with which prescribed signal is to be synchronized regarding one corresponding version of an initial, a middle and a last versions of the prescribed signal.例文帳に追加

本発明の回路は、所定の信号の初期、中期および後期バージョンの対応する１つのバージョンについて、該所定の信号が同期すべきクロック信号を利用して各々がサンプリング機能を実行する第１、第２および第３の処理回路１４−１，１４−２，１４−３を含む。 - 特許庁

Pixel signals outputted, by the same transfer clock, from first to third shift registers constructing a CCD image sensor 20 are captured while being selected in a time division manner through an AFE 75, and captured pixel data are sequentially sampled by a data sampling block 44 and stored in a memory 70.例文帳に追加

ＣＣＤイメージセンサ２０を構成する第１〜第３シフトレジスタから同一の転送クロックで出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁

To provide a magnetic disk device wherein a head position control can be improved in accuracy as a result, by making it possible to generate a highly accurate positional error signal by A/D conversion processing using a sampling clock phase-locked with each burst signal in reproduction processing for reproduce positional information.例文帳に追加

位置情報を再生する再生処理において、各バースト信号に位相同期されたサンプリングクロックを使用したＡ／Ｄ変換処理により、高精度の位置誤差信号を生成できるようにして、結果的にヘッド位置決め制御の精度を向上できる磁気ディスク装置を提供することにある。 - 特許庁

Pixel signals outputted from the first to third shift registers constituting a CCD image sensor 20 in the same transfer clock are selectively obtained with time division through an AFE 75, and the obtained pixel data are sequentially sampled by a data sampling block 44 and stored into the memory 70.例文帳に追加

ＣＣＤイメージセンサ２０を構成する第１〜第３シフトレジスタから同一の転送クロックで出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁

To provide a calibration processing control device and a calibration processing control method for achieving calibration processing which is suitable for a practical use by setting the phase range of a clock available for the sampling of reception data adaptively to the situation or transmission conditions of a processing line or the like.例文帳に追加

処理ラインの状況や伝送条件等に適合させて受信データのサンプリングに使用可能なクロックの位相範囲を設定可能として、実用に適したキャリブレーション処理を実現することができるようにしたキャリブレーション処理制御装置及びキャリブレーション処理制御方法を提供する。 - 特許庁

To provide a fast operating data transmitting/receiving device and method for semiconductor systems permitting, even during data transmission or reception, sampling of all data within the effective window thereof by tracking an internal clock with a stroboscopic signal, thereby enabling the reliability of data transmission to be enhanced.例文帳に追加

データの送受信中でも内部クロックをストロボ信号によりトラッキングしてすべてのデータをその有効ウィンドウの範囲内でサンプリングすることができ、よって、データ伝達の信頼性を高めることが可能な、高速で動作する半導体システムのデータ送受信装置および方法を提供すること。 - 特許庁

A control unit 1a updates phase information indicating an arithmetic request signal CRQ and a phase of an interpolation sample to be generated synchronously with a main clock ϕm of a double frequency as high as an input sampling frequency f1 and when the phase information satisfies predetermined conditions, generates an arithmetic command signal.例文帳に追加

制御部１ａは、入力サンプリング周波数ｆ１の２倍の周波数のメインクロックφｍに同期し、演算要求信号ＣＲＱと発生すべき補間サンプルの位相を示す位相情報を更新し、位相情報が所定の条件を満たしたとき、演算指令信号を発生する。 - 特許庁

When an A/D conversion circuit 8 digitally converts the video signals corresponding to the sampling clock ADCLK, an interpolation processing circuit 11 interpolates the luminance value of a color not included in the pixel from the luminance value of peripheral pixel for the respective pixels and generates image signals for respective three primary colors.例文帳に追加

Ａ／Ｄ変換回路８がこのサンプリングクロックＡＤ_CLKに応じて映像信号をディジタル変換すると、補間処理回路１１は、各画素毎に、その画素に含まれていない色の輝度値を周囲近傍の画素の輝度値から補間し、三原色毎の画像信号を生成する。 - 特許庁

In the waveform, in relation to the maximum luminance difference value in the circumference, the maximum luminance difference value whose variation is comparatively small is selected and the delay value corresponding to the smallest maximum luminance difference value is determined and based on the delay value, the sampling clock is delayed.例文帳に追加

そして、波形のうち、周辺の前記最大輝度差分値との関係において、変化量が比較的小さい最大輝度差分値を選択し、当該最も小さい最大輝度差分値に対応するディレイ値を決定し、当該ディレイ値に基いて、サンプリングクロックを遅延させる。 - 特許庁

A determination part compares an output pattern of the phase comparison signals LAG(n), LEAD(n) corresponding to each bit of a detection data pattern with a predetermined comparison object pattern, and determine whether one bit of the equalization signal EQDATA is longer or shorter than one cycle of a sampling clock CK based on whether the output pattern is matched with the comparison object pattern.例文帳に追加

判定部は、検出データパターンの各ビットに対応する位相比較信号ＬＡＧ（ｎ），ＬＥＡＤ（ｎ）の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、等化信号ＥＱＤＡＴＡの１ビットがサンプリングクロックＣＫの１周期よりも長いか短いかを判定する。 - 特許庁

To provide an optical disk recording/reproducing device capable of producing the sampling clock subjected to phase control while the accurate phase information is obtained in the optical disk whereon the address information showing the same recording/reproducing position is multiplex recorded (or recorded by plural address patterns).例文帳に追加

同一記録再生位置を示すアドレス情報が多重記録（または複数のアドレスパターンにより記録）されている光ディスクにおいて、正確な位相情報が得て、位相制御のなされたサンプリングクロックを生成することのできる光ディスク記録再生装置を提供する。 - 特許庁

This decoding means performs decoding for the error correction of the audio data, suitable for the basic format by inserting a pause as necessary at a rate, corresponding to the rate of the specific field frequency to the basic field frequency, while operating with a clock corresponding to a prescribed sampling frequency.例文帳に追加

この復号化手段は、所定のサンプリング周波数に応じたクロックで動作しつつ、固有フィールド周波数と基本フィールド周波数との比に応じた割合で随時休止を入れながら基本フォーマットに適合したオーディオデータのエラー訂正用の復号化処理を行う。 - 特許庁

A/D converting parts 3a and 3b sample a received baseband signal Sb with an asynchronous sampling clock CK of doubled symbol rate and on the basis of these sampled data sequences Ii and Qi, a transmission complex symbol frequency generating part 5 generates data sequences Ei and Di of transmission complex symbol frequency components.例文帳に追加

Ａ／Ｄ変換部３ａ，３ｂがシンボルレートの２倍の非同期サンプリングクロックＣＫで受信ベースバンド信号Ｓｂをサンプリングし、このサンプリングしたデータ系列Ｉi，Ｑiをもとに、送信複素シンボル周波数生成部５が、送信複素シンボル周波数成分のデータ系列Ｅi，Ｄiを生成する。 - 特許庁

A delay unit 2 is composed of m×n-stage inverters INV, and a clock generation circuit 11 is composed of m delay lines DL1 to DLm comprising i×n-stage (i=1, 2, to m) inverters INV, wherein outputs of the respective delay lines DL1 to DLm are defined as sampling clocks CK1 to CKm, respectively.例文帳に追加

遅延ユニット２は、ｍ×ｎ段のインバータＩＮＶからなり、クロック発生回路１１は、ｉ×ｎ段（ｉ＝１，２，…ｍ）のインバータＩＮＶからなるｍ個の遅延ラインＤＬ１〜ＤＬｍからなり、各遅延ラインＤＬ１〜ＤＬｍの出力を、それぞれサンプリングクロックＣＫ１〜ＣＫｍとする。 - 特許庁

Furthermore, the phase difference of a sampling clock is compared by a phase comparison circuit 604 by a timing control section 60, and a second timing signal T2, when addition processing is made from a timing generation circuit 606 is supplied to each of processing circuits 402-40n for addition processings.例文帳に追加

さらに、サンプリングクロックの位相差をタイミング制御部６０の位相比較回路６０４において比較し、タイミング生成回路６０６から加算処理する際の第２のタイミング信号Ｔ２がそれぞれの処理回路４０２〜４０ｎの加算処理回路４１４に供給されて加算処理される。 - 特許庁

The number of taps is reduced to '1/the number of oversamplings' by selecting them in order according to specified procedure, synchronizing the delay of a delay element in a digital Nyquist filter to the symbol rate of an input signal, and besides synchronizing the filter coefficient at each tap within a filter to the sampling clock.例文帳に追加

デジタルナイキストフィルタ内の遅延素子における遅延を入力信号のシンボルレートに同期させ、かつフィルタ内の各々のタップにおけるフィルタリング係数をサンプリングクロックに同期させて所定の手順に従い順次選択することにより、タップ数を（１／オーバーサンプリング数）に低減する。 - 特許庁

In the case of the video signal whose band is limited, a magnification and reduction circuit 2 does not carries out magnification processing in a horizontal direction, but the AD converter 1 converts the video signal to the digital signal by using a sampling clock corresponding to a magnification factor in the horizontal direction to magnify the video signal in the horizontal direction.例文帳に追加

帯域制限されたビデオ信号のときには、拡大縮小回路２は、水平方向の拡大処理を行うことなく、ＡＤコンバータ１が、水平方向の拡大率に対応したサンプリングクロックを用いてデジタル信号に変換することによって、ビデオ信号を水平方向に拡大する。 - 特許庁

To improve the synchronous pull-in speed of an PLL for generating a sampling clock to be used for the A/D conversion of a reproducing signal from an optical disk medium and to simultaneously obtain a binary output based on a PRML signal processing system and a binary output based on the other system.例文帳に追加

光ディスク媒体の再生信号をＡ／Ｄ変換する際に用いるサンプリングクロックを生成するＰＬＬの同期引込み速度を向上し、ＰＲＭＬ信号処理方式による２値化出力とこれ以外の方式による２値化出力とを同時に得られるようにする。 - 特許庁

A timing for rising and falling of a reference clock outputted simultaneously with data read from a semiconductor device is read by plural signal reading circuit sampling acting with strobe pulse consisting of polyphase pulse having slight phase difference, and the timing for rising and falling of the reference clock is prescribed by a phase number of the polyphase pulse detecting a changing point, and the phase number is memorized by a memory 32.例文帳に追加

被試験半導体デバイスから読み出されるデータと共に出力される基準クロックの立上り又は立下りのタイミングをわずかずつ位相差が与えられた多相パルスで構成されたストローブパルスでサンプリング動作する複数の信号読取回路で読み取り、その変化点を検出した多相パルスの相番号により基準クロックの立上り又は立下りのタイミングを規定すると共に、この相番号をメモリ３２に記憶する。 - 特許庁

The diversity receiver for compositing or selecting reception signals received by a plurality of antennas 21 to 25 composites the reception signals at a ratio based on the quality of reception signals of respective branches (11), and controls a sampling clock of the diversity receiver on the basis of a composited result.例文帳に追加

複数のアンテナ２１〜２５によって受信した受信信号を合成あるいは選択するダイバーシチ受信機において、上記受信信号をそれぞれのブランチの受信信号品質に基づいた比率で合成し（１１）、合成した結果に基づいてダイバーシチ受信機のサンプリングクロックを制御することを特徴とする。 - 特許庁

An evaluation value obtained by dividing delayed signals by the vector value of a synchronous symbol, taking the differences between two adjacent quotients and summing up the differences or an evaluation value denoting the degree of concentration of the delayed signals onto a mean reception vector is compared with a preset threshold, and the timing of a sampling clock whose evaluation value is smaller than the preset threshold is used for a synchronization detection timing.例文帳に追加

遅延信号を同期シンボルのベクトル値で除算した値と隣接出力値との減算値を加算した評価値、あるいは遅延信号の平均受信ベクトルへの集中度合いを評価値とし、予め設定した閾値と比較し、閾値より評価が小さくなるサンプリングクロックのタイミングを同期検出タイミングとする。 - 特許庁

To provide a data transmission system capable of performing multi- point sampling and reducing generation probability of transmission errors without frequency-dividing clocks generated by a transmitter side to multiple and transmitting them to a receiver in the data transmission system for which a transmitter and the receiver are connected through plural data lines and clock lines.例文帳に追加

送信装置と受信装置とが複数のデータ線とクロック線とにより接続されたデータ伝送システムにおいて、送信装置側の生成したクロックを逓倍に分周して受信装置に送信しなくとも、多点サンプリングを可能とし、伝送誤りの発生確率を低減することが可能なデータ伝送システムを提供する。 - 特許庁

The horizontal scanning circuit 11 includes a shift register 11a which outputs first output signals HSR synchronously with the second clock signal HCK, and an AND circuit 11b which outputs second output signals HOUT that are logical sums of the sampling control signals with the first output signal to a transfer circuit part.例文帳に追加

水平走査回路１１は第２のクロック信号ＨＣＫに同期して第１の出力信号ＨＳＲを出力するシフトレジスタ１１ａと、サンプリング制御信号と第１の出力信号との論理積の第２の出力信号ＨＯＵＴを転送回路部に出力するアンド回路１１ｂと、を具備する。 - 特許庁

A buffer part 21, on the other hand, outputs the sample data stored in the first storage area 200_1 to a DAC 601 and transfers the sample data stored in the second storage area 200_2 to the first storage area 200_1 according to a clock signal A output from a timer 501 in each sampling cycle.例文帳に追加

一方、バッファ部２１は、サンプリング周期毎にタイマ５０１から出力されるクロック信号Ａに従って、先頭の格納領域２００＿１に格納されているサンプルデータをＤＡＣ６０１へと出力し、２番目の格納領域２００＿２に格納されているサンプルデータを先頭の格納領域２００＿１に転送する。 - 特許庁