「sampling clock」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

A control unit 1a updates phase information indicating an arithmetic request signal CRQ and a phase of an interpolation sample to be generated synchronously with a main clock ϕm of a double frequency as high as an input sampling frequency f1 and when the phase information satisfies predetermined conditions, generates an arithmetic command signal.例文帳に追加

制御部１ａは、入力サンプリング周波数ｆ１の２倍の周波数のメインクロックφｍに同期し、演算要求信号ＣＲＱと発生すべき補間サンプルの位相を示す位相情報を更新し、位相情報が所定の条件を満たしたとき、演算指令信号を発生する。 - 特許庁

A sampling part 21 conducts intermittently by M pieces memory processing for sample values of a reference signal Sr and a measured signal Sx with respect to the first memory 24 and the second memory 26, in a prescribed period longer than a period, of a clock signal Cs, multiplied with a plurality of M times.例文帳に追加

標本化部２１は、第１のメモリ２４と第２のメモリ２６に対する基準信号Ｓｒと被測定信号Ｓｘのサンプル値の記憶処理を、クロック信号Ｃｓの周期の複数Ｍ倍より長い所定周期でＭ個ずつ間欠的に行う。 - 特許庁

A delay unit 2 is composed of m×n-stage inverters INV, and a clock generation circuit 11 is composed of m delay lines DL1 to DLm comprising i×n-stage (i=1, 2, to m) inverters INV, wherein outputs of the respective delay lines DL1 to DLm are defined as sampling clocks CK1 to CKm, respectively.例文帳に追加

遅延ユニット２は、ｍ×ｎ段のインバータＩＮＶからなり、クロック発生回路１１は、ｉ×ｎ段（ｉ＝１，２，…ｍ）のインバータＩＮＶからなるｍ個の遅延ラインＤＬ１〜ＤＬｍからなり、各遅延ラインＤＬ１〜ＤＬｍの出力を、それぞれサンプリングクロックＣＫ１〜ＣＫｍとする。 - 特許庁

When the video signal whose frequency band is limited, the magnification/reduction circuit 2 does not magnify the signal in the horizontal direction, but the A/D converter 1 uses a sampling clock corresponding to the magnification in the horizontal direction to convert the video signal into a digital signal, thereby magnifying the video signal into the horizontal direction.例文帳に追加

帯域制限されたビデオ信号のときには、拡大縮小回路２は、水平方向の拡大処理を行うことなく、ＡＤコンバータ１が、水平方向の拡大率に対応したサンプリングクロックを用いてデジタル信号に変換することによって、ビデオ信号を水平方向に拡大する。 - 特許庁

The clock generation parts A3, B3 respectively detect the frame leads of respective delayed TS signals independently of the delay quantity of the TS delay parts A1, B1 and decide the phases of the IFFT sampling clocks CK-A, CK-B on the basis of respective frame lead positions.例文帳に追加

クロック生成部Ａ３，Ｂ３は、ＴＳ遅延部Ａ１，Ｂ１の遅延量にかかわらず、遅延されたＴＳ信号のフレーム先頭を検出し、このフレーム先頭位置を基準にＩＦＦＴサンプリングクロックＣＫ−Ａ，ＣＫ−Ｂの位相を確定する。 - 特許庁

The circuit of a device includes first, second and third processing circuit 14-1, 14-2, 14-3, each of which executes a sampling function by using clock signals with which prescribed signal is to be synchronized regarding one corresponding version of an initial, a middle and a last versions of the prescribed signal.例文帳に追加

本発明の回路は、所定の信号の初期、中期および後期バージョンの対応する１つのバージョンについて、該所定の信号が同期すべきクロック信号を利用して各々がサンプリング機能を実行する第１、第２および第３の処理回路１４−１，１４−２，１４−３を含む。 - 特許庁

Pixel signals outputted, by the same transfer clock, from first to third shift registers constructing a CCD image sensor 20 are captured while being selected in a time division manner through an AFE 75, and captured pixel data are sequentially sampled by a data sampling block 44 and stored in a memory 70.例文帳に追加

ＣＣＤイメージセンサ２０を構成する第１〜第３シフトレジスタから同一の転送クロックで出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁

To provide an apparatus and method for processing a video signal capable of surely reducing noise even if large distortion such as that caused in a triangle wave exists in an input waveform when the video signal is A/D- converted and the phase of a sampling clock is adjusted to reduce noise resulting from jitter.例文帳に追加

映像信号をＡ／Ｄ変換する場合に、サンプリングクロックの位相を調整してジッタによるノイズを軽減する場合に、入力波形に三角波のような大きな歪みがあっても、ノイズを確実に低減できるようにする。 - 特許庁

A clock reproducing section 20 ANDs bits of standardized digital data and bits of 0xOFF, determines a distance between a frequency and a convergent point in sample data and extracts a sampling position where the distance is minimized, as a Nyquist point.例文帳に追加

クロック再生部２０は、規格化されたデジタルデータの各ビットと０ｘ０ＦＦＦとの各ビットとのＡＮＤをとり、その結果から、サンプルデータにおける周波数と収束点との距離を求め、その距離が最も小さくなるサンプリング位置をナイキスト点として抽出する。 - 特許庁

Using a single free-run clock 17, a processor (11) composite signals in individual broadcasting systems are subjected to A/D conversion, generates (14) addresses respectively corresponding to the broadcasting systems and converts (13) the sampling frequency to separate into signals Y, C, using them.例文帳に追加

単一のフリーランクロック１７を用いて個々の放送方式コンポジット信号をＡ／Ｄ変換１１し、またそれぞれの放送方式に対応したたアドレスを発生１４させてこれを用いてサンプリング周波数変換を行うことによりＹＣ分離１３を行う。 - 特許庁

The video display device has a memory means storing two or more pieces of viewing angle adjustment data, such as a scan conversion rate and sampling clock frequency set by a user with respect to a combination of the same horizontal/vertical synchronization frequency, like WXGA and XGA, in the video signals.例文帳に追加

映像信号でＷＸＧＡとＸＧＡのような同一の水平/垂直同期周波数の組み合わせに対し、ユーザーが設定したスキャン変換率やサンプリングクロック周波数などの画角調整データを２つ以上記憶するメモリ装置を有する。 - 特許庁

To obtain a delay compensation circuit capable of performing delay compensation about a time shorter than a sampling clock period of a memory using a delay compensation unit such as a delay line etc., and capable of enlarging delay amount to be controllable in the delay compensation unit such as the delay line etc.例文帳に追加

遅延線路等の遅延補償部を用いてメモリのサンプリングクロック周期よりも短い時間の遅延補償が可能であり、かつ、遅延線路等の遅延補償部における制御可能な遅延量を拡大することの可能な遅延補償回路を実現する。 - 特許庁

To provide a magnetic disk device wherein a head position control can be improved in accuracy as a result, by making it possible to generate a highly accurate positional error signal by A/D conversion processing using a sampling clock phase-locked with each burst signal in reproduction processing for reproduce positional information.例文帳に追加

位置情報を再生する再生処理において、各バースト信号に位相同期されたサンプリングクロックを使用したＡ／Ｄ変換処理により、高精度の位置誤差信号を生成できるようにして、結果的にヘッド位置決め制御の精度を向上できる磁気ディスク装置を提供することにある。 - 特許庁

A counter 21 gives the count of the signals from the comparator 20 to a CPU 10, and the CPU 10 uses a changeover device 6 to control the phase of the sampling clock and selects a switch 14 of a frequency correction circuit 11 depending on the count to control the frequency characteristic of the input video signal.例文帳に追加

カウンタ２１はこの信号のカウント値をＣＰＵ１０に与え、ＣＰＵ１０は切替器６によりサンプリングクロックの位相を制御し、カウント値に応じて周波数補正回路１１のスイッチ１４を切替えて入力映像信号の周波数特性を制御する。 - 特許庁

A digital filter circuit 1 includes a sampling circuit 11, an EXOR circuit 12, a clock gating circuit 18, a reset control circuit 13, a counter circuit 14, a filter time setting circuit 17, a comparison circuit 15, a decoder circuit 16, and a flip-flop 24.例文帳に追加

デジタルフィルタ回路１は、サンプリング回路１１、ＥＸＯＲ回路１２、クロックゲーティング回路１８、リセット制御回路１３、カウンタ回路１４、フィルタ時間設定回路１７、比較回路１５、デコーダ回路１６、及びフリップフロップ２４が設けられる。 - 特許庁

To provide a semiconductor integrated circuit in which an influence of phase noise of a sampling clock on transfer characteristics of a DAC and an ADC can be detected and the quality of a loop-back test can be improved, and to provide a method of testing the same.例文帳に追加

サンプリングクロックの位相ノイズがＤＡＣおよびＡＤＣの変換特性に与える影響を検出することができ、ループバックテストのテスト品質を向上させることができる半導体集積回路およびそのテスト方法を提供する。 - 特許庁

To reduce current consumption by simplifying a circuit for specifying a sampling clock nearest to the time when the level of a received signal becomes a peak value, in a distance measuring apparatus for measuring the distance to an object by radiation of a laser beam.例文帳に追加

レーザ光の照射により対象物までの距離を測定する距離計測装置において、受信信号のレベルがピーク値となる時刻に最も近いサンプリングクロックの特定を目的とした回路を単純化し消費電流を削減する。 - 特許庁

The image information reader alters a drive speed of a motor driving an endless belt 9a, a beam diameter of a laser beam 11 to scan a sheet 1, and a sampling clock or the like of an analog/digital converter 36a to obtain a digital image signal S1.例文帳に追加

読取り画素密度に応じて、エンドレスベルト９ａを駆動するモータの回転速度、シート１を走査するレーザ光１１のビーム径、Ａ／Ｄ変換器３６ａのサンプリングクロック等を変更してデジタル画像信号Ｓ１を得る。 - 特許庁

A VCO control part 50 detects the change of the audio sampling frequency fs from a control voltage Vctl of the output of a loop filter 44 or a frequency fo of an output clock of an oscillation part 30 and selects either of VCOs 31, 32.例文帳に追加

ＶＣＯ制御部５０は、ループフィルタ４４の出力の制御電圧Ｖｃｔｌまたは発振部３０の出力クロックの周波数ｆｏから、オーディオサンプリング周波数ｆｓの変化を検出して、ＶＣＯ３１，３２のいずれかを選択する。 - 特許庁

The clock transmitter 23 outputs a new sample start signal to an A/D sampler 3 by an input timing of the delayed trigger signal inputted from the delay circuit 22, to thereby change a sampling start timing of an interference signal at the A/D sampler 3.例文帳に追加

クロック発信器２３は、遅延回路２２から入力される遅延されたトリガ信号の入力タイミングにより新たなサンプルスタート信号をＡ／Ｄサンプラ３に出力すると、Ａ／Ｄサンプラ３における干渉信号のサンプリング開始タイミングが変更される。 - 特許庁

The phase of a signal corresponding to a delay of an input signal is compared with the phase of a signal corresponding to a sampling of the input signal, and the oscillation frequency of an oscillation means is controlled by a voltage generated according to the phase comparison result to obtain a synchronous clock from the oscillation means.例文帳に追加

入力信号を遅延した信号の位相と該入力信号をサンプリングした信号の位相とを比較し、該位相比較結果に応じて発生させた電圧により発振手段の発振周波数を制御し、その発振手段から同期クロックを得る。 - 特許庁

This decoding means performs decoding for the error correction of the audio data, suitable for the basic format by inserting a pause as necessary at a rate, corresponding to the rate of the specific field frequency to the basic field frequency, while operating with a clock corresponding to a prescribed sampling frequency.例文帳に追加

この復号化手段は、所定のサンプリング周波数に応じたクロックで動作しつつ、固有フィールド周波数と基本フィールド周波数との比に応じた割合で随時休止を入れながら基本フォーマットに適合したオーディオデータのエラー訂正用の復号化処理を行う。 - 特許庁

To provide a phase correction circuit of a disk player, in which a sampling clock is producible by correcting the influence of a scratch, etc., in the manner of evading or reducing them even though the scratch, etc., exist on the fixed pattern area of a magneto-optical disk.例文帳に追加

光磁気ディスクの固定パターン領域にキズ等があっても、そのキズ等の影響を回避又は軽減するように補正してサンプリングクロックを生成し得るディスク再生装置の位相補正回路及びそれを用いたディスク再生装置を提供する。 - 特許庁

The output is expressed by a row of discrete pints with an interval corresponding to the period of the sampling clock CL, thus instantly determining whether or not a servo system is operated ideally, depending on whether or not the displacement of each point is at a constant interval.例文帳に追加

この出力はサンプリングクロックＣＬの周期に対応する間隔を有する離散的な点列により表現されており、各点の変位が一定間隔となっているか否かにより、サーボ系が理想的に運転されているか否かを即座に判定することができる。 - 特許庁

A control part CTL of an image processing circuit 400 obtains delay times of the first and last sampling pulses SR0 and SRn+1 making the X-clock signal XCK as reference, and generates an average signal Sh presenting a mean value of them.例文帳に追加

画像処理回路４００の制御部ＣＴＬにおいては、Ｘクロック信号ＸＣＫを基準として、最初と最後のサンプリングパルスＳＲ０、ＳＲn+1の遅延時間を求め、これらの平均値を示す平均化信号Ｓｈを生成する。 - 特許庁

Furthermore, the phase difference of a sampling clock is compared by a phase comparison circuit 604 by a timing control section 60, and a second timing signal T2, when addition processing is made from a timing generation circuit 606 is supplied to each of processing circuits 402-40n for addition processings.例文帳に追加

さらに、サンプリングクロックの位相差をタイミング制御部６０の位相比較回路６０４において比較し、タイミング生成回路６０６から加算処理する際の第２のタイミング信号Ｔ２がそれぞれの処理回路４０２〜４０ｎの加算処理回路４１４に供給されて加算処理される。 - 特許庁

A signal corresponding to displacement and load sampled by A/D converts 32 and 33 according to a sampling clock CL with a prescribed period, is converted into a digital signal, and is inputted to an output device 34, thus outputting the load-displacement curve of a test piece 21.例文帳に追加

所定周期のサンプリングクロックＣＬにより、Ａ／Ｄ変換器３２、３３で変位および荷重に対応する信号をサンプリングしデジタル信号に変換して出力装置３４に入力し、当該試験片２１の荷重−変位曲線を出力させる。 - 特許庁

In the case of the video signal whose band is limited, a magnification and reduction circuit 2 does not carries out magnification processing in a horizontal direction, but the AD converter 1 converts the video signal to the digital signal by using a sampling clock corresponding to a magnification factor in the horizontal direction to magnify the video signal in the horizontal direction.例文帳に追加

帯域制限されたビデオ信号のときには、拡大縮小回路２は、水平方向の拡大処理を行うことなく、ＡＤコンバータ１が、水平方向の拡大率に対応したサンプリングクロックを用いてデジタル信号に変換することによって、ビデオ信号を水平方向に拡大する。 - 特許庁

A clocking circuit 102 calculates frequency-divided time values by sampling the time values determined by continuously counting a fundamental clock each period of the first reference phase signal and a smoothing circuit 103 calculates a mean frequency-divided time value of the frequency-divided time values.例文帳に追加

計時回路１０２は基本クロックを連続カウントすることにより定まる時刻値を第１基準位相信号の周期毎に標本化して分周時刻値を求め、平滑化回路１０３は分周時刻値の平均分周時刻値を求める。 - 特許庁

The resolution bandwidth and the number of channels when measurement can be flexibly changed, by making the period of a clock signal for sampling data adjustable through the use of an A/D conversion means (110), a frequency selection means (130), and an APD unit (300).例文帳に追加

Ａ／Ｄ変換手段（１１０）と、周波数選択手段（１３０）と、ＡＰＤ部（３００）とでデータをサンプリングするクロック信号の周期を調整可能とすることで、測定時の分解能帯域幅やチャンネル数を柔軟に変更可能とする。 - 特許庁

To improve the synchronous pull-in speed of an PLL for generating a sampling clock to be used for the A/D conversion of a reproducing signal from an optical disk medium and to simultaneously obtain a binary output based on a PRML signal processing system and a binary output based on the other system.例文帳に追加

光ディスク媒体の再生信号をＡ／Ｄ変換する際に用いるサンプリングクロックを生成するＰＬＬの同期引込み速度を向上し、ＰＲＭＬ信号処理方式による２値化出力とこれ以外の方式による２値化出力とを同時に得られるようにする。 - 特許庁

To provide an image processing unit, an image display device, an image processing method, and an image display method that can accurately demodulate a color difference signal without need for phase synchronization of a sampling clock with a burst signal.例文帳に追加

本発明は、サンプリングクロックをバースト信号に位相同期させることなく、正確に色差信号の復調を行うことが可能な画像処理装置、画像処理方法、画像表示装置、および画像表示方法を提供することを目的とする。 - 特許庁

To set a flexible and appropriate frequency division rate corresponding to all operation modes without changing the frequency division rate of a frequency divider circuit for generating the sampling clock of remote control signals corresponding to the operation mode by software in a microcomputer loaded with a remote control reception function.例文帳に追加

リモコン受信機能を搭載したマイコンにおいて、動作モードに応じてリモコン信号のサンプリングクロックを発生させる分周回路の分周比をソフトで変更せず、動作モード全てに応じて柔軟かつ適切な分周比を設定する。 - 特許庁

A correlative value calculating part 10 outputs a correlative data sequence SMi being the correlative value of a cosine wave data sequence Ci of a symbol frequency generated by a cosine wave generating part 9 on the basis of the asynchronous sampling clock CK and the data sequences Ei and Di.例文帳に追加

相関値算出部１０は、非同期サンプリングクロックＣＫをもとにコサイン波発生部９が生成したシンボル周波数のコサイン波データ系列Ｃiと、データ系列Ｅi，Ｄiとの相関値である相関データ系列ＳＭiを出力する。 - 特許庁

Brain wave sampling pulses are generated such that the waveform of an image artifact in gradient magnetic field change for gathering fMRI data in the fMRI apparatus is on a baseline at the sampling timing of gathering brain wave data in the brain wave measuring apparatus on the basis of the clock function of the fMRI apparatus.例文帳に追加

本発明のシステムは、脳波を測定する脳波測定装置と、磁気共鳴イメージングによって脳機能計測を行うｆＭＲＩ装置とを備え、ｆＭＲＩ装置の時計機能に基づいて、脳波測定装置における脳波データを収集するサンプリングタイミングで、ｆＭＲＩ装置におけるｆＭＲＩデータを収集するための傾斜磁場変化における画像アーチファクトの波形が基線上になるように、脳波サンプリングパルスを発生する。 - 特許庁

The horizontal scanning circuit 11 includes a shift register 11a which outputs first output signals HSR synchronously with the second clock signal HCK, and an AND circuit 11b which outputs second output signals HOUT that are logical sums of the sampling control signals with the first output signal to a transfer circuit part.例文帳に追加

水平走査回路１１は第２のクロック信号ＨＣＫに同期して第１の出力信号ＨＳＲを出力するシフトレジスタ１１ａと、サンプリング制御信号と第１の出力信号との論理積の第２の出力信号ＨＯＵＴを転送回路部に出力するアンド回路１１ｂと、を具備する。 - 特許庁

To provide a fast operating data transmitting/receiving device and method for semiconductor systems permitting, even during data transmission or reception, sampling of all data within the effective window thereof by tracking an internal clock with a stroboscopic signal, thereby enabling the reliability of data transmission to be enhanced.例文帳に追加

データの送受信中でも内部クロックをストロボ信号によりトラッキングしてすべてのデータをその有効ウィンドウの範囲内でサンプリングすることができ、よって、データ伝達の信頼性を高めることが可能な、高速で動作する半導体システムのデータ送受信装置および方法を提供すること。 - 特許庁

To provide a calibration processing control device and a calibration processing control method for achieving calibration processing which is suitable for a practical use by setting the phase range of a clock available for the sampling of reception data adaptively to the situation or transmission conditions of a processing line or the like.例文帳に追加

処理ラインの状況や伝送条件等に適合させて受信データのサンプリングに使用可能なクロックの位相範囲を設定可能として、実用に適したキャリブレーション処理を実現することができるようにしたキャリブレーション処理制御装置及びキャリブレーション処理制御方法を提供する。 - 特許庁

A synchronizing device for synchronizing an input signal and a clock signal includes sample means 102 and 103 for sampling the input signal at the first and second sample timing of a predetermined interval, and delay control means 112 for shifting both the first and second sample timing at a synchronous leading-in time and for narrowing the interval between the first and second sample timing at a synchronous following time.例文帳に追加

入力信号とクロック信号を同期させる同期装置は、入力信号を、所定の間隔の第１と第２のサンプルタイミングでサンプルするサンプル手段１０２，１０３と、同期引き込み時に、第１と第２のサンプルタイミングをともにずらし、同期追従時に、第１と第２のサンプルタイミングの間隔を狭める遅延制御手段１１２とを備える。 - 特許庁

The side channel information measuring device for measuring side channel information leakage from an encryption device comprises: a side channel information measuring unit for measuring the side channel information generated in the encryption device as an evaluation target; and a parameter setting unit for measuring a sampling rate in the measurement of the side channel information measuring unit on the basis of the clock frequency of the encryption device.例文帳に追加

暗号装置から漏洩するサイドチャネル情報を測定するサイドチャネル情報測定装置において、評価対象の暗号装置から発生するサイドチャネル情報を測定するサイドチャネル情報測定部と、サイドチャネル情報測定部の測定におけるサンプリングレートを、暗号装置のクロック周波数に基づいて設定するパラメータ設定部と、を備える。 - 特許庁

Each switching edge of attached data superimposed on the VBI data is detected and a sampling clock whose phase is set again on the basis of the detected switching edge is generated so as to extract the VBI data with high accuracy without receiving accumulated effects of fluctuation or missing of a synchronizing signal and superimposed data due to jitter of a transmission path and a VTR.例文帳に追加

重畳されているＶＢＩ付加データの切替りエッジを検出し、検出した切替りエッジを素にサンプリングクロックの位相を再設定したクロックを生成する事で、伝送経路やＶＴＲのジッタによる同期信号や重畳データの揺れや欠けの影響を蓄積して受ける事無く、精度良くＶＢＩデータを抽出する事が出来る。 - 特許庁

To provide a data transmission system capable of performing multi- point sampling and reducing generation probability of transmission errors without frequency-dividing clocks generated by a transmitter side to multiple and transmitting them to a receiver in the data transmission system for which a transmitter and the receiver are connected through plural data lines and clock lines.例文帳に追加

送信装置と受信装置とが複数のデータ線とクロック線とにより接続されたデータ伝送システムにおいて、送信装置側の生成したクロックを逓倍に分周して受信装置に送信しなくとも、多点サンプリングを可能とし、伝送誤りの発生確率を低減することが可能なデータ伝送システムを提供する。 - 特許庁

An evaluation value obtained by dividing delayed signals by the vector value of a synchronous symbol, taking the differences between two adjacent quotients and summing up the differences or an evaluation value denoting the degree of concentration of the delayed signals onto a mean reception vector is compared with a preset threshold, and the timing of a sampling clock whose evaluation value is smaller than the preset threshold is used for a synchronization detection timing.例文帳に追加

遅延信号を同期シンボルのベクトル値で除算した値と隣接出力値との減算値を加算した評価値、あるいは遅延信号の平均受信ベクトルへの集中度合いを評価値とし、予め設定した閾値と比較し、閾値より評価が小さくなるサンプリングクロックのタイミングを同期検出タイミングとする。 - 特許庁

When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.例文帳に追加

このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁

When Nsamp is a total number during the determination period of a sampling clock measuring the run length, the effectiveness determination part 103 determines whether the input signal is effective or not by a ratio of a total frequency during the determination period to Nsamp/2 or by a ratio of a class value 1 frequency during the determination period to Nsamp/4.例文帳に追加

有効性判定部１０３は、ランレングスを測定するサンプリングクロックの判定期間中の総数をＮｓａｍｐとしたとき、判定期間中の総度数とＮｓａｍｐ／２との比、あるいは判定期間中の階級値１の度数とＮｓａｍｐ／４との比により、入力信号が有効か否かを判定する。 - 特許庁