「sampling clock」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

To switch an oscillation frequency range of VCO of PLL for audio clock reproduction on the receiving side according to the change of an audio sampling frequency even without transmitting information indicating the audio sampling frequency as information for locking the PLL for audio clock reproduction on the receiving side.例文帳に追加

受信側のオーディオクロック再生用ＰＬＬをロックさせるための情報として、オーディオサンプリング周波数を示す情報を伝送しなくても、オーディオサンプリング周波数の変化に応じて、受信側のオーディオクロック再生用ＰＬＬのＶＣＯの発振周波数レンジを切り換えることができるようにする。 - 特許庁

The radar device receives a signal reflected on a target with a receiving antenna 3a, a sampling pulse based on a receiving timing clock RxCLK independent from the transmission timing clock TxCLK is generated with a sampling setter 3b, and a receiving signal Rx is sample-held with a sample holder 3c.例文帳に追加

ターゲットで反射された信号は受信アンテナ３ａで受信され、送信タイミングクロックＴｘＣＬＫとは独立した受信タイミングクロックＲｘＣＬＫに基づくサンプリングパルスがサンプリング設定部３ｂで生成され、サンプルホールド部３ｃで受信信号Ｒｘがサンプルホールドされる。 - 特許庁

This display device has one or more inverter circuits for adjusting a delay time between an external clock signal input parts T1, T2 for inputting external clock signals CKH1, CKH2, and a sampling signal generating circuit (shift register) on a substrate 10, and selects only a necessary inverter circuit from them, and connects it to delay a sampling timing of a video signal.例文帳に追加

基板１０上に、外部からのクロック信号ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ１，Ｔ２と、サンプリング信号作成回路（シフトレジスタ）との間に、遅延時間を調整する１以上のインバータ回路を有し、このうち必要なインバータ回路のみを選択し接続して、映像信号のサンプリングタイミングを遅延させる。 - 特許庁

A receiver is provided with a clock oscillator 105 that can select the output frequency of A/D conversion independently of the sampling rate of the A/D conversion, interpolation filters 101 and 102 perform rate conversion of the common mode and orthogonal components of a band-limited baseband by using resample processing by this output clock to be the signal of a desired sampling rate, and demodulation processing is subsequently carried out.例文帳に追加

Ａ／Ｄ変換のサンプリングレートとは独立にその出力周波数を選定できるクロック発振器１０５を設け、この出力クロックによるリサンプル処理を用いて、帯域制限されたベースバンドの同相及び直交成分をインターポレーションフィルタ１０１、１０２でレート変換し、所望のサンプリングレートの信号としたのち復調処理を行う。 - 特許庁

The digital signals, outputted from the output terminal 30d of a FIR filter 3, turn into pulses of a timing which is accurately shifted by a half cycle from sampling clock signals supplied to the A/D converter 22, even if the sampling clock signals supplied to the A/D converters 22 and 24 are not shifted accurately for the half cycle.例文帳に追加

ＦＩＲフィルタ３０の出力端子３０ｄから出力されるデジタル信号は、Ａ／Ｄ変換器２２、２４に供給されるサンプリングクロック信号が正確に半周期ずれていなくても、Ａ／Ｄ変換器２２に供給されるサンプリングクロック信号から正確に半周期ずれたタイミングのパルスとなる。 - 特許庁

A disk reproduced signal is distributed into N and a sampling clock is distributed into N, phase difference is given to either the disk reproduced signal or the sampling clock, and N A/D converters and N memories which are provided to the disk reproduced signal are operated parallelly to thereby convert the disk reproduced signal into a digital value at a high speed, storing the digital value in the memories.例文帳に追加

ディスク再生信号をＮ分配し且つサンプリングクロックをＮ分配して、該ディスク再生信号または該サンプリングクロックのいずれかに位相差を与え、ディスク再生信号に対してＮ個配設したＡ／Ｄ変換回路とメモリとを並列に動作させることで、ディスク再生信号を高速にディジタル値に変換して該メモリに保持する。 - 特許庁

A discriminant circuit 10 makes a comparison between undelayed sampling data obtained by sequentially latching the input digital display signal at the 1st edge of a PLL clock asynchronizing therewith and delayed sampling data obtained by sequentially latching at the 1st edge of an asynchronous clock by delaying the input digital display signal by a short period, and thereby discriminates whether both data coincide with each other.例文帳に追加

判別回路１０が、入力デジタル表示信号をこれと非同期のＰＬＬクロックの第１エッジで順次ラッチして非遅延サンプリングデータと、入力デジタル表示信号を微小期間遅延させ非同期クロックの第１エッジで順次ラッチして得た遅延サンプリングデータと、を比較して、両データが一致するかどうか判別する。 - 特許庁

The harmonic analyzer converts measured analog signals into digital form, performs harmonic analysis, and is provided with a sampling clock generator 9 constituted of a digital circuit for generating a sampling clock which has a frequency N-times higher than a zero-cross signal on the basis of a zero-cross signal of the measured analog signals and which is used for the conversion of the measured analog signals into digital form.例文帳に追加

測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とするもの。 - 特許庁

To provide a video signal sampling device capable of outputting a digital video signal always having an amplitude near the maximum level (the amplitude of the output signal obtained when the phase of an input signal and the phase of a sampling clock have an optimum relation) irrespective of what the phase of the clock is.例文帳に追加

サンプリングクロックの位相の如何に関らず、常に最大振幅（入力信号の位相とサンプリングクロックの位相とが最適な関係にある場合に得られる出力信号の振幅）に近い振幅を有するデジタル映像信号を出力することのできる映像信号サンプリング装置を提供する。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁

In the case that a phase difference of phase comparison data based on a result of sampling is large when a flip-flop FF 18 samples window data generated from a feedback clock based on a sampling clock from a selector 17, a sampled position is changed under the control of count by a counter 15 with a controller 14.例文帳に追加

セレクタ１７からのサンプリングクロックに基づき、帰還クロックをもとに生成されたウィンドウデータをフリップフロップ（ＦＦ）１８によってサンプリングする際、サンプリング結果に基づく位相比較データによる位相差が大きい場合、コントローラ１４によるカウンタ１５のカウント動作の制御により、サンプリング位置を変更するようにする。 - 特許庁

The drive circuit 13 has a shift register 15 which sequentially outputs sampling pulses ψ according to the clock signal HCK and a horizontal switch HSW which distributes a plurality of video signals SIG to the prescribed number of data lines Y by every simultaneous sampling period in response to each sampling pulse ψ.例文帳に追加

駆動回路１３は、クロック信号ＨＣＫに応じて順次サンプリングパルスφを出力するシフトレジスタ１５と、各サンプリングパルスφに応答して同時サンプリング周期毎に複数の映像信号ＳＩＧを所定本数のデータラインＹに分配する水平スイッチＨＳＷとを有する。 - 特許庁

This microprocessor for sequence control which is programmable and controls sequences through state transition has a sate register 9 which holds a state to be processed in the next sampling period in each processing channel, receives a sampling clock and a channel processing request and executes each channel processing in every sampling period with a program corresponding to a state held by the register 9.例文帳に追加

プログラム可能で、状態遷移によりシーケンスを制御するシーケンス制御用マイクロコントローラであって、各処理チャネル毎に次のサンプリング周期に処理すべき状態を保持する状態レジスタを有し、サンプリングクロック及びチャネル処理要求を受けて、各チャネルの処理を前記状態レジスタに保持されている状態に応じたプログラムでサンプリング周期毎に実行する。 - 特許庁

An amplitude limit read sample value sequence for which a read sample value sequence obtained by sampling read signals read from the recording disk at the clock timing of the same frequency as a channel clock is limited by a prescribed amplitude limit value is obtained.例文帳に追加

記録ディスクから読み取られた読取信号をチャネルクロックと同一周波数のクロックタイミングにてサンプリングして得た読取サンプル値系列を所定の振幅制限値にて制限した振幅制限読取サンプル値系列を得る。 - 特許庁

A processing circuit 8 and a processing circuit 9 detect difference data Δ1 and Δ2 between the present position data and position date one time ago after sampling periodic analog signals, synchronizing with high-speed clock provided from a clock terminal 10.例文帳に追加

処理回路８及び処理回路９は、クロック端子１０から供給される高速のクロックに同期してアナログ周期性信号をサンプリングしてから、現在の位置データと１回前の位置デートとの差分データΔ１及びΔ２を検出する。 - 特許庁

An output signal of the comparator is supplied to a binary search processing circuit 22, and the output thereof is supplied to a timing control circuit 15, to thereby control the timing of the clock signal applied to the sampling head from the clock generation part.例文帳に追加

コンパレータの出力信号をバイナリ・サーチ処理回路２２に供給し、その出力をタイミング制御回路１５に供給してクロック発生部からサンプリングヘッドに印加されるクロック信号のタイミングを制御する。 - 特許庁

When signals A to D are ones falling within 1 clock and a signal E is one not falling within 1 clock, by using a signal S synchronizing with a timing generation part 22 after the signal E is reliably stabilized, sampling is performed by an AND circuit 23.例文帳に追加

信号Ａ〜Ｄは１クロック以内に収まる信号、信号Ｅは１クロック以内に収まらない信号とすると、信号Ｅが確実に安定した後に、タイミング発生部２２で発生されるクロックに同期した信号Ｓを用いて、アンド回路２３でサンプリングする。 - 特許庁

A microcomputer 20 adjusts the frequency of a clock signal CLK supplied to a PWM modulating section 12 by controlling a clock generating section 12 constituted in a PLL circuit in accordance with the presence/absence of input sound signals or the sampling frequency of the signals.例文帳に追加

入力音声信号の有無や入力音声信号のサンプリング周波数に応じて、マイコン２０が、ＰＬＬ回路の構成とされたクロック生成部１２を制御し、ＰＷＭ変調部１２に供給するクロック信号ＣＬＫの周波数を調整する。 - 特許庁

In the present apparatus, since AD conversion and DA conversion are performed based on the clock signal generated by the same clock signal generating unit 21, sampling frequencies can be completely matched and audio signals can be accurately restored.例文帳に追加

この装置によれば、ＡＤ変換及びＤＡ変換は同一のクロック信号発生部２１にて発生されたクロック信号に基づき行われるので、サンプリング周波数を完全に一致させることが可能となり、音声信号を正確に復元することができる。 - 特許庁

To provide an apparatus and a method for data interface for a flat panel display capable of reducing the number of data transmission lines by inserting a clock in data, and stably sensing the clock inserted in the data by precisely sampling the data.例文帳に追加

データにクロックを挿入して伝送することによってデータ伝送ラインの数を減少させ、データに挿入されたクロックを安定して検出することによって正確にデータをサンプリングできる平板表示装置のデータインターフェース装置及び方法を提供する。 - 特許庁

A clock/data generation circuit 104 generates a regenerative clock RCLK and regenerative data RDATA in response to either a plurality of sampling signals Sample_Φ0 to 9 or the received data signal RXDATA, the plurality of phase select signals and the second multi-phase clocks.例文帳に追加

クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 - 特許庁

The frequency of a sampling clock ADC_CLK of a delta sigma AD converter 16 is set to be higher than the frequency of an amplifier clock AMP_CLK of a charge amplifier 14 so as to shorten the data update rate of N-bit digital data AD_OUT output from the delta sigma AD converter 16.例文帳に追加

デルタシグマ型ＡＤ変換器１６から出力されるＮビットのデジタルデータAD_OUTのデータ更新レートを短縮するために、デルタシグマ型ＡＤ変換器１６のサンプリング・クロックADC_CLKの周波数は、電荷増幅器１４のアンプ・クロックAMP_CLKの周波数より高く設定される。 - 特許庁

The single-bit adder 10 directly adds two ΔΣ-modulated one-bit signals x1(n) and x2(n) with an operation clock which is twice as fast as a sampling clock Fs without converting them into multi-bit signals, and outputs the addition result as a one-bit signal z(n).例文帳に追加

シングルビット加算器１０は、サンプリングクロックＦｓの２倍の動作クロックで２個のΔΣ変調された１ビット信号ｘ_１（ｎ），ｘ_２（ｎ）を多ビット信号に変換することなく直接加算し、この加算結果を１ビット信号ｚ（ｎ）として出力する。 - 特許庁

While using either a rising edge of a reference clock or a falling edge thereof, a rate discrimination section 101 discriminates a sampling frequency by counting an interval length from a change point of a digital audio interface signal to the next change point with the number of cycles of the reference clock.例文帳に追加

レート判別部１０１によって、基準クロックの立上りエッジ、または立下りエッジの何れか一方を用いて、デジタルオーディオインターフェース信号の変化点から次の変化点までの区間長を基準クロックのサイクル数で計数して、サンプリング周波数を判別する。 - 特許庁

A phase variable 2nd clock 108B is generated at the same frequency of the sampling clock 108 from an output of a PLL circuit 4A, and the number of pulses from the changed point of the reproducing horizontal synchronization signal up to that of the data existence signal is counted by the two clocks 108, 108B at the same time.例文帳に追加

ＰＬＬ回路４Ａの出力から、サンプリングクロック１０８と同一周波数で位相可変の第２のクロック１０８Ｂを生成し、再生水平同期信号の変化点からデータ有無信号の変化点までのパルス数を２つのクロック１０８，１０８Ｂで同時にカウントする。 - 特許庁

A phase adjusting circuit 5b in the timing circuit 5 calculates and shift the supply timing of clock signals CKS according to the monitored delay amount and optimizes the clock signals CKS, i.e., the timing (the phase difference) between the sampling signal of a video signal DAT (digital audio tape) and a video signal DAT.例文帳に追加

タイミング回路５内の位相調整回路５ｂは、この遅延量を基にクロック信号ＣＫＳの供給タイミングを算出してずらし、クロック信号ＣＫＳ、すなわち、映像信号ＤＡＴのサンプリング信号と、映像信号ＤＡＴとのタイミング（位相差）を最適化する。 - 特許庁

As the DFFs 41 to 44 are supplied with the first to the fourth clock signals, respectively, which are delayed by a shorter time than a cycle of the clock signal, sampling is performed with a high time precision by the DFFs 41 to 44.例文帳に追加

第１〜第４のＤＦＦ４４〜４４には、クロック信号の周期よりも短い時間だけ遅延させた第１〜第４のクロック信号がそれぞれ供給されるため、第１〜第４のＤＦＦ４１〜４４によって高い時間精度で標本化が行われる。 - 特許庁

The DFFs 12A, 12B, and 12D separately output data signal R.G.B taken in at the rising timing of the clock signal SCK and the display data signal R.G.B taken at the falling timing of the clock signal SCK, to a sampling memory circuit 14.例文帳に追加

また、ＤＦＦ１２Ａ・１２Ｂ・１２Ｄは、クロック信号ＳＣＫの立ち上がりのタイミングで取り込んだ表示用データ信号Ｒ・Ｇ・Ｂと、クロック信号ＳＣＫの立ち下がりのタイミングで取り込んだ表示用データ信号Ｒ・Ｇ・Ｂとを、独立してサンプリングメモリ回路１４に出力する。 - 特許庁

An input signal optical pulse train 21 is injected in a first mode synchronous semiconductor laser 1 to sample the same frequency sampling clock optical pulse train 22, which has a frequency equal to the clock frequency of the pulse train 21 and a timing synchronized with that of the pulse train 21.例文帳に追加

第１のモード同期半導体レーザ１に入力信号光パルス列２１を注入してそのクロック周波数と周波数が等しくタイミング同期した同一周波数抽出クロック光パルス列２２を抽出する。 - 特許庁

To solve the problem wherein a conventional demodulation circuit employing a configuration of sampling a received signal with a clock having the 4n times the carrier frequency of the one of the received signal must generate a clock of a higher frequency, and this brings troubles for constraints of a threshold frequency of a device on the occasion of configuring hardware.例文帳に追加

受信信号の搬送波周波数の４ｎ倍のクロックで受信信号をサンプリングする構成の従来の復調回路は、高い周波数のクロックを生成しなければならず、ハードウェアを構成する上で、デバイスの限界周波数の制約から問題となっている。 - 特許庁

The operating frequency is lowered by making the circuit to have constitution in which the oversampling of the input signal is performed once with a clock being 1.5 times of the frequency of the input clock and a filter whose transfer function is (Z0+Z-1) is applied in timing of once per three samples for sampling the same value.例文帳に追加

入力クロック周波数の１．５逓倍のクロックで一度オーバーサンプリングして、同一値をサンプルする３サンプルに１回のタイミングで伝達関数が（Ｚ０＋Ｚ−１）／２のフィルタを掛ける構成とし、動作周波数を下げる。 - 特許庁

A doubly multiplexed computation clock is provided for a clock of the reception input signals to form a plurality of reception beams PΣ and PΔ multiplexed in the time direction as switching a coefficient between WΣ2 and WΔ3 during one sampling period.例文帳に追加

そして、受信入力信号のクロックに対して２倍に多重化した演算クロックを与え、一つのサンプリング期間内に係数をＷΣ２，ＷΔ３に切り換えつつ、時間方向に多重化した複数の受信ビームＰΣ，ＰΔを形成するようにした。 - 特許庁

By clock signals CLK generated in a clock signal generation part 54 provided in one controller unit 16-1, each of the sample-and- hold circuit parts 50 of the controller units 16 is triggered and simultaneously operated and the sampling of the corresponding sensor signals and data storage are performed.例文帳に追加

１つのコントローラユニット１６−１に備えたクロック信号発生部５４で発生させたクロック信号ＣＬＫで、コントローラユニット１６の夫々のサンプルホールド回路部５０をトリガし一斉に動作させ、対応するセンサ信号のサンプリング及びデータ格納を行わせる。 - 特許庁

The A/D converter 1 divides the system clock into 1/4, and generates two kinds of sampling clocks having a phase 90° different each other using a rectangular wave having a width of one period of the system clock, and samples received signal, and outputs a first and a second received data.例文帳に追加

Ａ／Ｄ変換器１はシステムクロックを１／４分周し、かつ、システムクロックの１周期分の幅を有する矩形波で、互いに位相が９０度異なる２種類のサンプリングクロックを生成して受信信号をサンプリングして第１及び第２の受信データを出力する。 - 特許庁

An amplitude limiting reading sample value series, in which each of the sample values of the read sample value series acquired by sampling a read signal read from the recording disk at clock timing with frequency identical to 66 MHz channel clock is limited to the designated amplitude limiting value or below, is acquired.例文帳に追加

記録ディスクから読み取られた読取信号を６６ＭＨｚのチャネルクロックと同一周波数のクロックタイミングにてサンプリングして得た読取サンプル値系列の各サンプル値を所定の振幅制限値以下に制限した振幅制限読取サンプル値系列を得る。 - 特許庁

Each A/D converter 25 is supplied with a sampling clock which is generated by a clock generator 26 and has a period Ts as an N multiple of the predetermined time ΔT in an in-phase state and samples the input signal x(t) equivalently at a period Ts/N.例文帳に追加

各Ａ／Ｄ変換器２５には、クロック生成部２６によって生成された所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックが同相で与えられ、アナログ信号ｘ（ｔ）に対して等価的に周期Ｔｓ／Ｎのサンプリングが行なわれる。 - 特許庁

Received audio data are outputted to an external device by using received syt time information and matching a reproduced time with a time of a cycle timer of a reception section in a reproduction timing clock synchronously with an input sampling clock at a transmitter side.例文帳に追加

受信されたオーディオデータを、受信されたｓｙｔの時刻情報を用いて、再生時刻を受信部のサイクルタイマの時刻に合わせ、かつ、送信側の入力サンプリングクロックに同期した再生タイミングクロックで、外部機器に出力する。 - 特許庁

In the information reproducing device, an RF signal inputted in an A/D converter 12 through a pickup 10 and an RF signal generating section 11 from a disk 1 is sampled in accordance with a clock for sampling from a clock generating section 13 and converted into the sample value series.例文帳に追加

情報再生装置では、ディスク１からピックアップ１０とＲＦ信号生成部１１を経由してＡ／Ｄ変換器１２に入力されたＲＦ信号は、クロック生成部１３からのサンプリング用クロックに従ってサンプリングされ、サンプル値系列に変換される。 - 特許庁

To obtain a test circuit for a clock generating circuit that can perform sampling accurately equivalent to modulation cycles to shorten a measurement period and conduct an accurate function test of down-spread control as one modulating function of a spectrum spread clock generator (SSCG) by accurately testing a center frequency.例文帳に追加

正確に変調周期分のサンプリングが可能で測定期間を短くすることができ、中心周波数を正確にテストすることでＳＳＣＧの変調機能の一つであるダウンスプレッドコントロールの機能テストを正確に行うことができるクロック生成回路のテスト回路を得る。 - 特許庁

The analog video signals successively sent from an analog signal video line source are sampled by this sampling clock and are converted to the digital video signals (S7).例文帳に追加

この本サンプリングクロックによって、アナログビデオ信号源から順次送られてくるアナログビデオ信号をサンプリングしてデジタルビデオ信号に変換する（Ｓ７）。 - 特許庁

When analog video signals are to be converted into digital signals, a microcomputer 140 outputs control signals 141 to change the frequency or the phase of sampling clock signals 101.例文帳に追加

アナログビデオ信号をデジタル変換するとき，マイクロコンピューター１４０は，制御信号１４１を出力してサンプリングクロック信号１０１の周波数または位相を変化させる。 - 特許庁

Each digital-analog converter receives the digital input signal and a clock signal corresponding to the sampling rate of the received input signal.例文帳に追加

各デジタルアナログ変換器は、デジタル入力信号および受信された入力信号のサンプリングレートに対応するクロック信号とを受信する。 - 特許庁

A clock phase estimation part 20 sequentially inputs receiving signals having predetermined symbol periods and sampled in predetermined sampling timing.例文帳に追加

クロック位相推定部２０は、所定のシンボル周期を有した受信信号であって、かつ所定のサンプリングタイミングにて標本化された受信信号を順次入力する。 - 特許庁

To provide a waveform analyzing device, capable of precisely performing an analysis of waveform at a sampling clock frequency lower than in the past, and a plasma treatment device using it.例文帳に追加

従来よりも低いサンプリングクロック周波数で波形の解析を正確に行う波形解析装置およびこれを用いたプラズマ処理装置を提供することを目的とする。 - 特許庁

To provide a data receiving unit performing data demodulation at accurate identification timing without using a plurality of pairs of A/D converters and without increasing a sampling clock speed.例文帳に追加

Ａ／Ｄ変換器を複数組用いることなく、かつサンプリングクロックを速くしないで、正確な識別タイミングでデータの復調を行うデータ受信装置を提供する。 - 特許庁