「sampling clock」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To absorb a variation in effective gain detected from equalization data by an effective gain having characteristics reverse to those of the detected effective gain in a PLL arranged such that a phase is detected using the equalization data from an equalizer and a sampling clock signal is controlled based on the detected phase information.例文帳に追加

等化器からの等化データを用いて位相を検出し、この検出した位相情報に基づいてサンプリングクロック信号を制御する構成のＰＬＬにおいて、等化データから実効ゲインを検出し、その検出した実効ゲインと逆特性の逆特性実効ゲインで実行ゲインの変動を吸収する。 - 特許庁

The device further includes: a frequency reduction-peak detection unit 310 for sampling the edge enhancement signal generated by the contour component extraction unit per predetermined clock period and for output of the signal; and adders AM2, AM3 for adding the edge enhancement signal output from the frequency reduction unit to a color difference signal forming the input video signal.例文帳に追加

さらに、輪郭成分抽出部で生成された輪郭強調信号を所定のクロック周期毎にサンプリングして出力する周波数低減／ピーク検出部３１０と、周波数低減部から出力された輪郭強調信号を、入力映像信号を構成する色差信号に加算する加算器ＡＭ２，ＡＭ３とを備えた。 - 特許庁

In an AM modulation system in which all of the functions of an A/D conversion 2, a multiplication 43, a D/A conversion 5, and a clock signal generation 3 are digitalized, a digitalized AM modulation system 10 uses a contrast table 44 between sampling points and carrier amplitude values for a single period of a carrier instead of a carrier oscillator.例文帳に追加

上記の課題は、Ａ／Ｄ変換２、乗算４３、Ｄ／Ａ変換５及びクロック信号生成３の全ての機能をディジタル化してなるＡＭ変調方式であって、搬送波発振器に代えて、搬送波の１周期に亘る各サンプリング点と搬送波振幅値の対比テーブル４４を用いるディジタル化ＡＭ変調方式１０により解決することができる。 - 特許庁

An AV amplifier (signal processing device) 100 includes a DSP 1 that performs predetermined processing on a digital audio signal inputted thereto, a D/C converter 2 that converts the digital audio signal into an analog audio signal, and a controller 4 that sets a clock frequency of the DSP 1 according to a predetermined sampling frequency at the time of turn-on.例文帳に追加

ＡＶアンプ（信号処理装置）１００は、入力されたデジタル音声信号に対して所定の処理を施すＤＳＰ１と、デジタル音声信号をアナログ音声信号に変換するＤ／Ａ変換部２と、電源投入時にＤＳＰ１のクロック周波数を所定のサンプリング周波数に応じた設定にする制御部４とを備えている。 - 特許庁

When the PLL circuit 4 and a fixing clock generation circuit 5 are changed over in accordance with a level of an input waveform to apply sampling clocks to an A/D converter 2, a pulse height level of the input waveform is monitored by a pulse height-detecting means 12, so that clocks are changed over according to whether the pulse height level is large or small.例文帳に追加

入力波形のレベルに応じてＰＬＬ回路４と固定クロック発生回路５とを切り替えて、Ａ／Ｄコンバータ２にサンプリングクロックを与える場合において、波高値検出手段１２により入力波形の波高値レベルを監視し、その波高値レベルの大小によってクロックの切り替えを行なう。 - 特許庁

A transmission apparatus 2 transmits, before each of data signals each comprising a 8-bit MAC frame, a reference signal including pulses whose number corresponds to each MAC frame number a receiver 3 recovers a clock used for sampling on the basis of the received reference signal pulses, recognizes the frame number by counting the pulses, and cross-references the recognized frame number with the data signal received for every 8 bits.例文帳に追加

送信装置２において、ＭＡＣフレームの８ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付ける。 - 特許庁

The dial pulse detection circuit consists of a shift register 1 that receives a DC impulse sent from a telephone set and shifts the impulse signal based on a prescribed sampling clock, an AND gate 2 consisting of a 7-input AND gate 21 and a 4-input AND gate 22 that receives an output of the shift register 1 and a counter 3 that receives an output of the AND gate 2.例文帳に追加

電話機から送出される直流インパルスを受け、所定サンプリングクロックでシフトするシフトレジスタ１と、このシフトレジスタ１の出力をうける７入力ＡＮＤゲート２１及び４入力ＡＮＤゲート２２より成るＡＮＤゲート２と、このＡＮＤゲート２の出力を受けるカウンタ３とにより構成される。 - 特許庁

To provide a digital information processing device with a digital signal reproducing circuit equipped with a clock control circuit, wide in frequency pull-in range and short in the pull-in time, in a phase-locked loop (PLL) configuration to increase the gain using an over-sampling method in order to reduce the operation delay time to occur in a digital PLL.例文帳に追加

デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供する。 - 特許庁

In this circuit, the connection to a sampling register SMR is controlled by dividing it into the first half and the second half by providing switches SW1, SW2 in the bisected routes of a clock line CL supplying clocks to the SMR and by providing switches SW11, SW12 in the routes of a data bus line DL supplying data to the SMR similarly.例文帳に追加

サンプリングレジスタＳＭＲへクロックを供給するクロックラインＣＬを２分割して経路にスイッチＳＷ１、ＳＷ２を設け、同様にデータを供給するデータバスラインＤＬの経路にスイッチＳＷ１１、ＳＷ１２を設け、サンプリングレジスタＳＭＲへの接続を前半と後半とで分割して制御する。 - 特許庁

To provide a phase locked loop oscillation circuit that smoothly locks together a synchronizing signal of a received image signal even on the occurrence of a VTR signal whose horizontal synchronizing signal is partially changed or of switching of input image signal at a transmitter side and generates a sampling clock so as not to cause a reproduction error at a decoder of a receiver side.例文帳に追加

送信側で、水平同期が部分的に変化するＶＴＲの信号又は入力画像信号の切替え等が発生しても、引き込みを円滑に行い且つ受信側で復号化装置に再生エラーが発生しないように標本化クロックを発生する標本化回路の位相同期発振回路を提供する。 - 特許庁

A buffer part 21, on the other hand, outputs the sample data stored in the first storage area 200_1 to a DAC 601 and transfers the sample data stored in the second storage area 200_2 to the first storage area 200_1 according to a clock signal A output from a timer 501 in each sampling cycle.例文帳に追加

一方、バッファ部２１は、サンプリング周期毎にタイマ５０１から出力されるクロック信号Ａに従って、先頭の格納領域２００＿１に格納されているサンプルデータをＤＡＣ６０１へと出力し、２番目の格納領域２００＿２に格納されているサンプルデータを先頭の格納領域２００＿１に転送する。 - 特許庁

A/D converting parts 3a and 3b sample a received baseband signal Sb with an asynchronous sampling clock CK of doubled symbol rate and on the basis of these sampled data sequences Ii and Qi, a transmission complex symbol frequency generating part 5 generates data sequences Ei and Di of transmission complex symbol frequency components.例文帳に追加

Ａ／Ｄ変換部３ａ，３ｂがシンボルレートの２倍の非同期サンプリングクロックＣＫで受信ベースバンド信号Ｓｂをサンプリングし、このサンプリングしたデータ系列Ｉi，Ｑiをもとに、送信複素シンボル周波数生成部５が、送信複素シンボル周波数成分のデータ系列Ｅi，Ｄiを生成する。 - 特許庁

An optical disk reproducing apparatus 100 is equipped with a phase error detector 7 for detecting an absolute value of the phase difference between a regenerated signal S1 and a sampling clock CLK, and the adaptive equalizing circuit 8 for equalizing a quantized regenerated signal S2 and outputting it on the basis of the equalization characteristics shown by tap coefficients C0, C1, C2.例文帳に追加

光ディスク再生装置１００は、再生信号Ｓ１と、サンプリングクロックＣＬＫとの位相誤差の絶対値を検出する位相誤差検出器７と、タップ係数Ｃ０・Ｃ１・Ｃ２が示す等化特性に基づいて、量子化再生信号Ｓ２を等化して出力する適応等化回路８とを具備している。 - 特許庁

A control part 7 changes a phase by a phase regulation part 12, so as to calculate the difference, after initial-setting an oscillation frequency of a clock generation part 11, repeats the change of the oscillation frequency and the calculation of the difference until the determination by the sign consistency determining part 6 gets consistent, and determines the optimum sampling frequency.例文帳に追加

制御部７は、クロック生成部１１の発振周波数を初期設定後、位相調整部１２により位相を変化させて上述の差分を算出し、符号一致判定部６による判定が一致を示すまで発振周波数の変更と差分の算出を繰り返して、最適のサンプリング周波数を決定する。 - 特許庁

The number of taps is reduced to '1/the number of oversamplings' by selecting them in order according to specified procedure, synchronizing the delay of a delay element in a digital Nyquist filter to the symbol rate of an input signal, and besides synchronizing the filter coefficient at each tap within a filter to the sampling clock.例文帳に追加

デジタルナイキストフィルタ内の遅延素子における遅延を入力信号のシンボルレートに同期させ、かつフィルタ内の各々のタップにおけるフィルタリング係数をサンプリングクロックに同期させて所定の手順に従い順次選択することにより、タップ数を（１／オーバーサンプリング数）に低減する。 - 特許庁

The high speed logic circuit 2 includes a parallel/serial conversion circuit 3, a first parallel interface 4 for interfacing an external circuit with the parallel/serial conversion circuit 3, a sampling clock generation circuit 7, a serial/parallel conversion circuit 5, and a second parallel interface 6 for interfacing the serial/parallel conversion circuit 5 with the external circuit.例文帳に追加

高速ロジック回路２は、パラレル／シリアル変換回路３と、外部回路とパラレル／シリアル変換回路３との間のインターフェースとなる第１のパラレルインターフェース４と、サンプリングクロック生成回路７と、シリアル／パラレル変換回路５と、シリアル／パラレル変換回路５と外部回路との間のインターフェースとなる第２のパラレルインターフェース６を含む。 - 特許庁

The video signal processor 1 decides whether to set a sampling frequency after resampling at a first frequency f_CKL obtained by multiplying a horizontal synchronizing frequency of the composite video signal or at a second frequency f_CKV obtained by multiplying a frequency of the auxiliary digital data signal when resampling a component video signal sampled by a burst lock clock signal.例文帳に追加

映像信号処理装置１は、バーストロッククロック信号によりサンプリングされたコンポーネント映像信号をリサンプリングする際に、リサンプリング後のサンプリング周波数をコンポジットビデオ信号の水平同期周波数の逓倍に設定された第１の周波数ｆ_ＣＫＬとするか、又は、補助ディジタルデータ信号の周波数の逓倍に設定された第２の周波数ｆ_ＣＫＶとするかを選択可能とした。 - 特許庁

This malfunction-preventing external memory interface circuit has: a data input synchronizing circuit 14 for sampling data outputted from the external ROM 50 by use of a clock; and an error decision circuit 15 deciding that data are effective when the data input synchronizing circuit 14 takes a sample of the same data successively at least two times.例文帳に追加

外部ＲＯＭ５０から出力されたデータを、クロックを用いてサンプリングするデータ入力同期回路１４と、データ入力同期回路１４が少なくとも２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定するエラー判定回路１５とを有することを特徴とする。 - 特許庁

According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.例文帳に追加

加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁

A timing for rising and falling of a reference clock outputted simultaneously with data read from a semiconductor device is read by plural signal reading circuit sampling acting with strobe pulse consisting of polyphase pulse having slight phase difference, and the timing for rising and falling of the reference clock is prescribed by a phase number of the polyphase pulse detecting a changing point, and the phase number is memorized by a memory 32.例文帳に追加

被試験半導体デバイスから読み出されるデータと共に出力される基準クロックの立上り又は立下りのタイミングをわずかずつ位相差が与えられた多相パルスで構成されたストローブパルスでサンプリング動作する複数の信号読取回路で読み取り、その変化点を検出した多相パルスの相番号により基準クロックの立上り又は立下りのタイミングを規定すると共に、この相番号をメモリ３２に記憶する。 - 特許庁

A method of sampling high frequency received signals which is decreased into a low frequency base band for processing signals is as follows: High frequency received signals HF are given to a analog-digital converter 5 with high clock operation directly, are converted into lower frequency through clocking at the analog-digital converter 5, and are decreased into low frequency base band by digital demodulation again.例文帳に追加

信号処理のため低周波のベース帯域に周波数逓減混合される高周波受信信号のサンプリング方法において、高周波受信信号ＨＦが直接高クロック作動のアナログ・ディジタル変換器５に与えられ、そのアナログ・ディジタル変換器５においてクロックに関係してより低い周波数に変換され、その後ディジタル復調により再び低周波のベース帯域に周波数逓減混合される。 - 特許庁

The circuit selects only required frequency components among many frequency components outputted by the sample and hold circuit by using the filter and outputs only the required frequency components by holding an input signal for a prescribed period of time in every cycle of a clock signal outputted by the sampling signal oscillator and shaping the input signal into a stepped signal.例文帳に追加

サンプリング信号発振器とサンプルホールド回路とフィルタとを備え、入力信号を前記サンプリング信号発振器が出力するクロック信号の周期ごとに所定時間ホールドして階段状信号に整形することにより、前記サンプルホールド回路が出力する多数の周波数成分から所要の周波数成分のみを前記フィルタを用いて選択出力したことを特徴とする周波数変換回路である。 - 特許庁