「sampling clock」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

An initial value of a pressure reduction speed in the processing passage after engine stopping is found, and depending on the initial pressure reduction speed, an actuation period (sampling period) of an A/D convertor and a clock frequency of a CPU are changed.例文帳に追加

エンジン停止後の処理経路内の圧力低下速度の初期値を求め、該初期圧力低下速度に応じてＡ／Ｄ変換器の起動周期（サンプリング周期）及びＣＰＵのクロック周波数を変更する。 - 特許庁

A comparator 108 compares first and second values obtained by separately sampling reproducing wobble signals at a cycle 1/2 of that of a clock signal and two signals different from each other in phase by 1/2 cycle in size.例文帳に追加

比較器１０８はクロック信号の１／２周期期間の周期で、かつ、互いに１／２周期位相が異なる２つの信号で別々に再生ウォブル信号をサンプリングして得られた第１及び第２の値を大小比較する。 - 特許庁

Reception signals in both parabolic antennas are converted respectively into digital signals using a common sampling clock, and a mutual correlation value of both digital signals is found to obtain information of a performance evaluation value of the testing-objective parabolic antenna.例文帳に追加

そして、両パラボラアンテナの受信信号に対して、共通のサンプリングクロックでそれぞれデジタル信号に変換し、両デジタル信号の相互相関値を求めて、試験対象のパラボラアンテナの性能評価値の情報を得る。 - 特許庁

The demodulation method comprises a step for detecting phase information by sampling a received signal, a step for synchronizing a clock by using the detected phase information, a step for oversampling the received signal at the synchronized clock and a step for demodulating the signal received based on an oversampling result.例文帳に追加

復調方法は、受信された信号をサンプリングして位相情報を検出するステップと、検出された位相情報を用いてクロックを同期させるステップと、同期されたクロックで受信された信号をオーバーサンプリングするステップと、オーバーサンプリング結果に基づいて受信された信号を復調するステップと、を含む。 - 特許庁

A bottom plate sampling period and a non-overlap period of the clock signal supplied to place the switched capacitor circuit in operation are made adjustable in timing by a control means to avoid a timing failure and a clock signal generating circuit can be constituted without increasing the area of a logic circuit determining the respective periods.例文帳に追加

スイッチドキャパシタ回路を動作させるために供給するクロック信号のボトムプレートサンプリング期間と、ノンオーバーラップ期間を制御手段により、タイミングを調整可能にする事により、タイミング破綻を回避する事が出来、且つ前記それぞれの期間を決定付ける論理素子の面積を増大させる事なく構成できる。 - 特許庁

To provide a symbol synchronization method for a quadrature modulation signal capable of avoiding clock slip even when bit duplication or bit missing happen due to clock jitter or the like in the case of sampling an Ich signal and a Qch signal, in symbol synchronization for demodulating an input quadrature modulation signal.例文帳に追加

入力した直交変調信号を復調するシンボル同期において、クロックジッタ等によりＩｃｈ信号およびＱｃｈ信号のサンプリングに際しビット重複またはビット欠けが生じた場合であっても、クロックスリップを回避することができる直交変調信号に対するシンボル同期方法等を提供する。 - 特許庁

A command sampling unit 131 inputs a multiple signal and a clock signal respectively from an ASIC, determines the entry of a command start bit signal when the level of the multiple signal is "1" at the rising time of a clock signal, and recognizes a 4-bit signal transmitted thereafter as a command bit signal.例文帳に追加

コマンドサンプリングユニット１３１は、ＡＳＩＣからの多重信号とクロック信号をそれぞれ入力し、クロック信号の立ち上がり時に、多重信号のレベルが“１”であった場合には、コマンド開始ビット信号が入力されたとみなし、以後に送信された４ビット分の信号をコマンドビット信号として認識する。 - 特許庁

When a shunt resistor 4 continuously detects a discharge current i of the fuel cell 1, an A/D converter 5 carries out sampling extraction of the detected discharge current i at predetermined time intervals on the basis of a timing clock signal of a clock circuit 6, converts an analog signal into a digital signal, and sends it to a μCPU 7.例文帳に追加

シャント抵抗４が燃料電池１の放電電流ｉを連続的に検出すると、Ａ／Ｄ変換器５が、クロック回路６のタイミングクロック信号に基づいて、検出された放電電流ｉを所定の時間間隔でサンプリング抽出し、アナログ信号からデジタル信号に変換してμＣＰＵ７へ送信する。 - 特許庁

A reference clock CKREF having the frequency corresponded to the reproduction frequency of the data reproduced from the MO area is frequency-divided by a frequency divider 202 in accordance with a recording density ratio of the header and the MO area, then a sampling clock CKSMP having the frequency corresponded to the reproduction frequency of preformat data reproduced from the header is produced.例文帳に追加

ＭＯエリアより再生されるデータの再生周波数に対応した周波数を持つリファレンスクロックＣＫREFを、分周器２０２で、ヘッダとＭＯエリアの記録密度の比に応じて分周し、ヘッダより再生されるプリフォーマットデータの再生周波数に対応した周波数のサンプリングクロックＣＫSMPを生成する。 - 特許庁

The output signal DI of n-bit width becomes signals DO0' to DO3' with n-bit width and period of 4T synchronizing with sampling clock signals A to D produced by gradually delaying a basic clock signal for period T of DI when it is input in an n-bit edge trigger flip-flop circuit connected in parallel.例文帳に追加

ビット幅ｎビットの出力信号ＤＩは、並列接続されたｎビットエッジトリガフリップフロップ回路に入力されると、基本クロック信号をＤＩの周期Ｔずつ段階的に遅延させて生成したサンプリングクロック信号Ａ〜Ｄに同期して周期が４Ｔであり、かつビット幅ｎビットの信号ＤＯ０’〜ＤＯ３’となる。 - 特許庁

The zero crossing position information and reference information of a reproduced digital signal 6 obtained by A/D conversion by the over sampling clock 12 are converted into information synchronized with a channel bit clock 14 by an operation period conversion means 9 and the converted information is supplied to a PRML signal processing means 17 and a level discriminating binarizing means 18.例文帳に追加

また、このオーバーサンプリングクロック１２によりＡ／Ｄ変換した再生デジタル信号６のゼロクロス位置情報と基準情報とを、動作周期変換手段９によりチャネルビットクロック１４に同期したものに変換し、ＰＲＭＬ信号処理手段１７とレベル判別２値化手段１８とに供給する。 - 特許庁

A clock reproducing apparatus applies over-sampling to a detection signal to acquire a symbol value, discriminates whether or not each symbol value is the same as a preceding symbol value, stores them to a buffer memory, and detects the symbol timing on the basis of the sampling timing corresponding to the address of the buffer memory and an arithmetic value stored in the buffer.例文帳に追加

クロック再生装置において、検波信号をオーバーサンプリングしてシンボル値を取得し、各シンボル値が、１つ前のシンボル値と同一か否かを判断するとともに、これらをバッファメモリに記憶しておき、前記バッファメモリ位置に対応する前記サンプリングタイミング及び前記バッファに蓄積された演算値に基づき、シンボルタイミングを検出する。 - 特許庁

A network data generating device in an NT side device 1 with a V.35 interface is provided to generate network data by sampling received data from TE side equipment 2, in which protection areas are set in the vicinity of conversion points, and if the conversion point falls in any protection area, a sampling clock phase is inverted.例文帳に追加

V.35インタフェースを有するＮＴ側装置１において、ＴＥ側装置２からの受信データをサンプリングにより生成する網データ生成装置において、ＴＥ側装置からの受信データのデータ変換点の前後に保護範囲を設定し、前記データ変換点が何れかの保護範囲に入った際には、サンプリングクロックの位相を反転させる。 - 特許庁

When the word clock WCK has ideal sampling cycles, the value stored in the M detection register 52 is "1023", but if an error occurs, the value stored in the M detection register 52 is "1023" or below or "1024" and above.例文帳に追加

ワードクロックＷＣＫが理想的なサンプリング周期を有していればＭ検出レジスタ５２に記憶される値は「１０２３」になるが、誤差があればＭ検出レジスタ５２に記憶される値は「１０２３」未満あるいは「１０２４」以上になる。 - 特許庁

To provide a quadrature modulation circuit that can maintain highly stable output carrier precision and in which the stability of a local signal to be upconverted is not influenced by the stability of a sampling clock frequency used for digital signal processing.例文帳に追加

高安定な出力搬送波精度を保つことができ、かつデジタル信号処理に使用するサンプリングクロック周波数の安定度に、アップコンバートするローカル信号の安定度が影響を受けることのない直交変調回路の提供。 - 特許庁

In this case, an analog signal for the rubber material thickness is sampled, based on a clock 11 incorporated in a computer 1, and a sampling interval is converted to an axial displacement of the drum, based on the traveling speed of the laser displacement sensor 2.例文帳に追加

この際、ゴム材厚みについてのアナログ信号について、コンピューター１に内蔵するクロック１１に基づいてサンプリングするとともに、レーザー変位センサー２の移動速度に基づき、サンプリング間隔をドラム軸方向の変位に変換する。 - 特許庁

A received base band signal resulting from sampling a received signal according to a clock of N1/N2 times and passing through root roll-off filters passes through a simple transversal filter to generate an intermediate phase signal with an intermediate phase to sampled phases.例文帳に追加

受信信号をＮ１／Ｎ２倍のクロックでサンプリングし、ルートロールオフフィルタを通過した受信ベースバンド信号に対して、簡単なトランスバーサルフィルターを通すことによりサンプル位相の中間の位相の中間位相信号を生成する。 - 特許庁

To prevent deterioration in detection accuracy of a correlation value and decrease in an equalizing effect following this, even if the sampling timing of a signal to be equalized shifts due to the influence of clock jitters generated in errors of a crystal.例文帳に追加

水晶の誤差によって発生するクロックジッタの影響を受けて、等化対象となる信号のサンプリングタイミングがずれた場合であっても、相関値の検出精度の劣化、及び、それに伴う等化効果の低減を防ぐこと。 - 特許庁

An A/D converter 20 samples a modem control signal MC outputted from a terminal 101-10N for a sampling period sufficiently shorter than a period of a line clock generated based on line speed information and quantizes the signal.例文帳に追加

端末装置１０_1〜１０_Nが出力したモデム制御信号ＭＣを、Ａ／Ｄ変換器２０において、回線速度情報に基づいて生成される回線クロックＣＬよりも十分に短い標本化周期でサンプリングし、量子化する。 - 特許庁

To provide a noise eliminating circuit which is capable of dispensing with the readjustment of a mask period even if an image processing clock is changed by sampling the width of a synchronous signal and automatically selecting a mask width from the sampled value in an image processing device.例文帳に追加

画像処理装置において、同期信号幅をサンプリングし、そのサンプリング値からマスク幅を自動選択することで、画像処理クロックが変った場合でも、マスク期間の再調整を不要にするノイズ除去回路を提供する。 - 特許庁

Also, in the circuit 16, a sampling timing is set at a frequency two times the WST data clock (horizontal synchronization frequency fH×888) to sample a piece of WST data twice at positions with different phases.例文帳に追加

また、ＷＳＴ検出回路１６では、サンプリングタイミングをＷＳＴデータクロックの２倍（水平同期周波数ｆ__Ｈ×８８８）の周波数に設定しておき、１つのＷＳＴデータに対して位相が異なる位置で２回サンプリングする。 - 特許庁

The demodulation circuit 3A has a second synchronizing circuit (DLL) 30, a clock selector circuit (SEL) 25, a sampling register (Sampler) 28, an alignment calculation circuit (calculator) 40, a decoder circuit (Decoder) 50 and a local buffer (BUF).例文帳に追加

復調回路３Ａは、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）とを有する。 - 特許庁

When the period of input output clock is not stable, period data of a re-sampling period address register 23 are updated and a reading address is formed by supplying the output of the register 23 to a cumulative adding circuit 24.例文帳に追加

入出力クロックの周期が安定していないときには、再標本化周期アドレスレジスタ２３の周期データを更新するとともに、レジスタ２３の出力を累積加算回路２４に供給して読み出しアドレスを形成する。 - 特許庁

S2 is corrected by S9 at the rise that corresponds to the difference between S7 and S2 at a rise from a point of time of 1/2 period of the sampling clock to a fall of S5 to be S3 for generation of pulse width of a fall of the next S4.例文帳に追加

サンプリングクロックの1/2周期の時点からＳ５の立下りまでの立下り時のＳ７とＳ２との差分に応じた立下り時のＳ９により、Ｓ２を補正して、次回のＳ４の立下りパルス幅の生成用のＳ３とする。 - 特許庁

A digital filter circuit 1 includes a sampling circuit 11, an EXOR circuit 12, a clock gating circuit 18, a reset control circuit 13, a counter circuit 14, a filter time setting circuit 17, a comparison circuit 15, a decoder circuit 16, and a flip-flop 24.例文帳に追加

デジタルフィルタ回路１は、サンプリング回路１１、ＥＸＯＲ回路１２、クロックゲーティング回路１８、リセット制御回路１３、カウンタ回路１４、フィルタ時間設定回路１７、比較回路１５、デコーダ回路１６、及びフリップフロップ２４が設けられる。 - 特許庁

The image information reader alters a drive speed of a motor driving an endless belt 9a, a beam diameter of a laser beam 11 to scan a sheet 1, and a sampling clock or the like of an analog/digital converter 36a to obtain a digital image signal S1.例文帳に追加

読取り画素密度に応じて、エンドレスベルト９ａを駆動するモータの回転速度、シート１を走査するレーザ光１１のビーム径、Ａ／Ｄ変換器３６ａのサンプリングクロック等を変更してデジタル画像信号Ｓ１を得る。 - 特許庁

To provide an image display apparatus operation method capable of precisely adjusting a phase difference between an analog video signal and a sampling clock caused by the jitter or the like of the analog signal, and to provide the image display apparatus.例文帳に追加

この発明は、アナログ信号のジッタ等に起因して生じる、アナログ映像信号とサンプリングクロックとの間での位相差を、精密に調整することができる画像表示装置の動作方法および画像表示装置を提供する。 - 特許庁

S2 is corrected by S9 at a rise that corresponds to a difference between S7 and S2 at a rise from a rise of S5 to a point of time of 1/2 period of the sampling clock to be S3 for generation of pulse width of a rise of the next S4.例文帳に追加

Ｓ５の立上りからサンプリングクロックの1/2周期の時点までの立上り時のＳ７とＳ２との差分に応じた立上り時のＳ９により、Ｓ２を補正して、次回のＳ４の立上りパルス幅の生成用のＳ３とする。 - 特許庁

A control part CTL of an image processing circuit 400 obtains delay times of the first and last sampling pulses SR0 and SRn+1 making the X-clock signal XCK as reference, and generates an average signal Sh presenting a mean value of them.例文帳に追加

画像処理回路４００の制御部ＣＴＬにおいては、Ｘクロック信号ＸＣＫを基準として、最初と最後のサンプリングパルスＳＲ０、ＳＲn+1の遅延時間を求め、これらの平均値を示す平均化信号Ｓｈを生成する。 - 特許庁

An analog/digital converter circuit 16 normalizes the image signal Y_1(t) in response to a sampling clock DCK with the same period as a horizontal transfer period and applies analog/digital conversion to data corresponding to the information by two pixels in the unit of one pixel.例文帳に追加

Ａ／Ｄ変換回路１６は、水平転送周期と同じの周期のサンプリングクロックＤＣＫに応答して画像信号Ｙ1(t)を規格化し、２画素分の情報に対応するデータを１画素単位でＡ／Ｄ変換する。 - 特許庁

A correlative value calculating part 10 outputs a correlative data sequence SMi being the correlative value of a cosine wave data sequence Ci of a symbol frequency generated by a cosine wave generating part 9 on the basis of the asynchronous sampling clock CK and the data sequences Ei and Di.例文帳に追加

相関値算出部１０は、非同期サンプリングクロックＣＫをもとにコサイン波発生部９が生成したシンボル周波数のコサイン波データ系列Ｃiと、データ系列Ｅi，Ｄiとの相関値である相関データ系列ＳＭiを出力する。 - 特許庁

To provide an apparatus and method for processing a video signal capable of surely reducing noise even if large distortion such as that caused in a triangle wave exists in an input waveform when the video signal is A/D- converted and the phase of a sampling clock is adjusted to reduce noise resulting from jitter.例文帳に追加

映像信号をＡ／Ｄ変換する場合に、サンプリングクロックの位相を調整してジッタによるノイズを軽減する場合に、入力波形に三角波のような大きな歪みがあっても、ノイズを確実に低減できるようにする。 - 特許庁

The clock generation parts A3, B3 respectively detect the frame leads of respective delayed TS signals independently of the delay quantity of the TS delay parts A1, B1 and decide the phases of the IFFT sampling clocks CK-A, CK-B on the basis of respective frame lead positions.例文帳に追加

クロック生成部Ａ３，Ｂ３は、ＴＳ遅延部Ａ１，Ｂ１の遅延量にかかわらず、遅延されたＴＳ信号のフレーム先頭を検出し、このフレーム先頭位置を基準にＩＦＦＴサンプリングクロックＣＫ−Ａ，ＣＫ−Ｂの位相を確定する。 - 特許庁

A processing section 4 has a fundamental field frequency, is designed to process the audio data based on the fundamental format and operates on the clock meeting the sampling frequency, thereby performing encoding processing for error correction of the audio data adapted to the fundamental format.例文帳に追加

処理部４は、基本フィールド周波数を有し基本フォーマットに基づいたオーディオデータを処理するように設計されており、サンプリング周波数に応じたクロックで動作し基本フォーマットに適合したオーディオデータのエラー訂正用の符号化処理を行う。 - 特許庁

The scanning circuit 130 successively outputs pulses synchronizing with the clock signals ϕ1 and ϕ2 whose waveforms are shaped to output terminals O1 and O2-On, and impresses the pulses through a buffer array 120 to the gate of each pixel switch TFT112 as sampling pulses S1-Sn.例文帳に追加

走査回路１３０は、出力端子Ｏ１，Ｏ２〜Ｏｎに、波形整形されたクロック信号φ１，φ２に同期したパルスを順次出力し、バッファアレイ１２０を介して各画素スイッチＴＦＴ１１２のゲートにサンプリングパルスＳ１〜Ｓｎとして印加する。 - 特許庁

Thus, by alternately outputting the output of the output terminals 30c and 30d of the FIR filter 30 by a multiplexer 40, the output of the A/D converters 22 and 24 can be shifted accurately for the half cycle of the sampling clock signals and outputted.例文帳に追加

よって、ＦＩＲフィルタ３０の出力端子３０ｃ、３０ｄの出力をマルチプレクサ４０により交互に出力することで、Ａ／Ｄ変換器２２、２４の出力を正確にサンプリングクロック信号の半周期ずらして出力できる。 - 特許庁

To provide an optical drive device and a signal generation method which can accurately detect amplitude values at pit and mark parts, with respect to an optical recording medium on which pits or marks are position recorded, even when sampling timing indicated by a clock relatively varies due to the influence of jitters of reproduction signals and the like.例文帳に追加

ピット又はマークがポジション記録された光記録媒体に関して、再生信号のジッタ等の影響でクロックが表すサンプリングタイミングが相対的にばらつく場合にもピットやマーク部分での振幅値を正確に検出できるようにする。 - 特許庁

A photo diode 4 is arranged nearby a fluorescent lamp 1 and a waveform rectification circuit 3 connected to an AC power supply 2 of the fluorescent lamp 1 outputs a clock pulse to a sampling circuit 5 at every quarter cycle of the AC power supply 2.例文帳に追加

フォトダイオード４が蛍光灯１に近接配置されているとともに、蛍光灯１の交流電源２に接続された波形整形回路３が交流電源２の四半周期毎にサンプリング回路５へクロックパルスを出力するようになっている。 - 特許庁

To provide a transmission method that reduces the effect of crosstalk jitter to the utmost in a transmission channel where crosstalk is prone to take place so as to reduce signal transition and margin of a sampling point resulting in suppressing the cost of a CDR(Clock Data Recovery) circuit.例文帳に追加

クロストークの起こりやすい伝送路におけるクロストークジッタの影響をできるだけ小さくすることで、信号の遷移とサンプリング点のマージンを少なくし、その結果、ＣＤＲ回路の価格を抑えることができるような伝送方法を提供する。 - 特許庁

Dynamic phase alignment circuitry selects from among several, phase-distributed, candidate clock signals the one of those signals that is currently best for use in controlling the timing of sampling of a serial data signal to recover the data from that signal.例文帳に追加

動的位相整合回路は、位相が分布する複数の候補クロック信号の中から、シリアルデータ信号からデータを復旧する目的で該シリアルデータ信号をサンプリングするタイミングの制御に使用するために現在最良な信号1個を選択する。 - 特許庁

To provide a phase correction circuit of a disk player, in which a sampling clock is producible by correcting the influence of a scratch, etc., in the manner of evading or reducing them even though the scratch, etc., exist on the fixed pattern area of a magneto-optical disk.例文帳に追加

光磁気ディスクの固定パターン領域にキズ等があっても、そのキズ等の影響を回避又は軽減するように補正してサンプリングクロックを生成し得るディスク再生装置の位相補正回路及びそれを用いたディスク再生装置を提供する。 - 特許庁

A VCO control part 50 detects the change of the audio sampling frequency fs from a control voltage Vctl of the output of a loop filter 44 or a frequency fo of an output clock of an oscillation part 30 and selects either of VCOs 31, 32.例文帳に追加

ＶＣＯ制御部５０は、ループフィルタ４４の出力の制御電圧Ｖｃｔｌまたは発振部３０の出力クロックの周波数ｆｏから、オーディオサンプリング周波数ｆｓの変化を検出して、ＶＣＯ３１，３２のいずれかを選択する。 - 特許庁

To provide a semiconductor integrated circuit in which an influence of phase noise of a sampling clock on transfer characteristics of a DAC and an ADC can be detected and the quality of a loop-back test can be improved, and to provide a method of testing the same.例文帳に追加

サンプリングクロックの位相ノイズがＤＡＣおよびＡＤＣの変換特性に与える影響を検出することができ、ループバックテストのテスト品質を向上させることができる半導体集積回路およびそのテスト方法を提供する。 - 特許庁

To reduce current consumption by simplifying a circuit for specifying a sampling clock nearest to the time when the level of a received signal becomes a peak value, in a distance measuring apparatus for measuring the distance to an object by radiation of a laser beam.例文帳に追加

レーザ光の照射により対象物までの距離を測定する距離計測装置において、受信信号のレベルがピーク値となる時刻に最も近いサンプリングクロックの特定を目的とした回路を単純化し消費電流を削減する。 - 特許庁

A digital PLL 103 interpolates and creates a sampling value of the read signal at the timing synchronized with a channel frequency by an interpolator 131 and creates a synchronizing clock and an interpolation phase signal fed back to the interpolator 131 by an NCO 134.例文帳に追加

デジタルＰＬＬ１０３は、補間器１３１により、チャネル周波数に同期したタイミングにおける読出し信号のサンプリング値を補間生成し、ＮＣＯ１３４により、同期クロックと補間器１３１に帰還する補間位相信号とを生成する。 - 特許庁