「sampling clock」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

To solve the problem of insufficiency of writing time of a video signal to a source line due to shortening of the pulse width of a sampling pulse with a high-frequency clock signal.例文帳に追加

クロック信号の周波数を高くすると、サンプリングパルスのパルス幅が短くなりソース線へビデオ信号を書き込む時間が不足する。 - 特許庁

To detect an inverter output current waveform which changes at a speed equal to or greater than maximum clock frequencies (maximum sampling frequencies) of A/D converters.例文帳に追加

Ａ／Ｄコンバータの最大クロック周波数（最大サンプリング周波数）以上の速さで変化するインバータ出力電流波形を検出する。 - 特許庁

A high pulse counter 1 becomes enable when a DC impulse signal transmitted from a telephone set becomes high, and counts the DC impulse signal with a sampling clock.例文帳に追加

Highパルスカウンタ１が、電話機から送出される直流インパルス信号がHigh時にイネーブルになり、サンプリングクロックで直流インパルス信号をカウントする。 - 特許庁

A control section outputs a resolution control signal, a sampling block control signal, and a demodulation clock control signal according to the transmission rate information.例文帳に追加

制御部は伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、復調用クロック制御信号を出力する。 - 特許庁

To provide an image display device capable of automatically and optimally adjusting a phase of a sampling clock at high speed.例文帳に追加

本発明は、サンプリングクロックの位相を自動的に高速かつ最適に調整することが可能な画像表示装置を提供することを目的とする。 - 特許庁

The data of each bit of a serial data signal are sampled and output in a timing instructed by the sampling clock signal by a sampler block circuit 30_n.例文帳に追加

サンプラブロック回路３０_ｎにより、サンプリングクロック信号が指示するタイミングでシリアルデータ信号の各ビットのデータがサンプリングされて出力される。 - 特許庁

Audio data D0-D2 are respectively received from input terminals DAI0-DAI2 synchronously with a half period of a sampling clock WCK.例文帳に追加

サンプリングクロックＷＣＫの１／２周期に同期して、入力端子ＤＡＩ０〜ＤＡＩ２から、オーディオデータＤ０〜Ｄ２をそれぞれ入力する。 - 特許庁

A clock generator is structured so that a sampling clock is appropriately set according to the operation mode of the blood sugar meter, that high-speed clock pulses are generated continuously, in a mode for determining measurement start-up in particular, and that measuring operations of a timer, etc. are started, when spotting is detected, while the generation of clock pulses is changed to intermittent operation.例文帳に追加

血糖計の動作モードに応じてサンプリングクロックを適切に設定し、特に測定開始を決定するモードでは高速のクロックパルスを連続して生成し、点着を検出した時点からタイマ等の計測動作を開始すると共に、クロックパルスの生成を間歇的なものに切り替えるように、クロック生成部を構成する。 - 特許庁

The interface converting apparatus is equipped with a sampling clock CK for inspecting a change point of a data signal 4, a clock generating means 16 for generating a transmission timing clock ST, a data determining means 17 for inspecting the data signal 4 at a predetermined point of time before and after a level change point of the transmission timing clock ST to determine matching/mismatching of phases.例文帳に追加

データ信号４の変化点を調べるサンプリングクロックＣＫと送信タイミングクロックＳＴを発生するクロック発生手段１６と、送信タイミングクロックＳＴのレベル変化点前後の定めた時点におけるデータ信号４を調べて位相の一致／不一致を判定するデータ判定手段１７とを備える。 - 特許庁

The drive circuit 13 has a shift register 15 which sequentially outputs sampling pulses ψ according to the clock signal HCK and a horizontal switch HSW which distributes a plurality of video signals SIG to the prescribed number of data lines Y by every simultaneous sampling period in response to each sampling pulse ψ.例文帳に追加

駆動回路１３は、クロック信号ＨＣＫに応じて順次サンプリングパルスφを出力するシフトレジスタ１５と、各サンプリングパルスφに応答して同時サンプリング周期毎に複数の映像信号ＳＩＧを所定本数のデータラインＹに分配する水平スイッチＨＳＷとを有する。 - 特許庁

A rate discriminating part 104 compares receive signal power that a base band 103 measures with thresholds determined by sampling rates, determines the sampling rate of the A/D converter 102 according to a reception state, and makes a clock control part 105 control the sampling operation of the A/D converter 102.例文帳に追加

レート判定部１０４は、ベースバンド部１０３が測定する受信信号電力とサンプリングレート毎に定める閾値と比較し、受信状態に応じてＡ／Ｄコンバータ１０２のサンプリングレートを決定し、クロック制御部１０５にＡ／Ｄコンバータ１０２のサンプリング動作を制御させる。 - 特許庁

To reduce jitter caused by an asynchronous sampling transmission method for sampling and transmitting a signal at a clock higher rate than the signal speed, in a receiving circuit for a digital signal, and to provide a receiving apparatus which uses the receiving circuit.例文帳に追加

デジタル信号の受信回路及びこれを用いた受信装置において信号速度より高速なクロックで信号をサンプルして伝送する非同期サンプリング伝送方法によって生じるジッタを低減させる。 - 特許庁

In addition, after a phase for a clock signal of the data signal is retained, the memory controller periodically generates sampling clocks; and also the phase of the data signal is adjusted according to the sampling clocks after the phase retention in the DRAMs.例文帳に追加

更に、DRAMで、データ信号のクロック信号に対する位相が保持された後、メモリコントローラは周期的にサンプリングクロックを発生し、他方、DRAMでは、位相保持後、サンプリングクロックにしたがって、データ信号の位相を調整する。 - 特許庁

When the video signal is sampled, the sampling is carried out by using a sampling clock which varies in frequency in one horizontal scanning period and the signal is displayed on a matrix type image display device to expand and compress an image.例文帳に追加

映像信号を標本化する際に１水平走査期間内で周波数が変化するサンプリングクロックを用いてサンプリングを行い、マトリクス型画像表示装置に表示することにより画像の伸縮を行う。 - 特許庁

To provide sampling clock phase adjusting system and method capable of shortening phase adjustment time by quickly finding out an optimum phase for sampling, and to provide a recording medium.例文帳に追加

本発明は、サンプリングする際の最適な位相をすばやく求めて位相調整時間の短縮化を図るサンプリングクロック位相調整システム、サンプリングクロック位相調整方法および記録媒体を提供することを課題とする。 - 特許庁

A divide-by-3 circuit 12 generates a signal having a frequency of [sampling frequency]/3, from a sampling clock for ADC, and this signal is processed by a re-timing register 18 and a filter 14 to generate a dither signal.例文帳に追加

３分周回路１２がＡＤＣ用のサンプリング・クロックから［サンプリング周波数］／３の周波数の信号を発生し、この信号を再タイミング用レジスタ１８及びフィルタ１４により処理してディザ信号を発生する。 - 特許庁

To provide a sampling circuit that samples an input signal by using a sampling clock outputted from an oscillation means by which polyphase clocks with a prescribed phase difference, a stable frequency and less phase noise can be obtained.例文帳に追加

一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振手段から出力されたサンプリング・クロックを用いて入力信号をサンプリングすること。 - 特許庁

A sampling converter 16 receives output data having the first frequency f1 from the digital filter 14, converts a sampling frequency to data synchronized with the second clock CK2, and outputs the obtained data to the stereo modulator 20.例文帳に追加

サンプリング変換部１６は、デジタルフィルタ１４から第１周波数ｆ１の出力データを受け、サンプリング周波数を変換し、第２クロックＣＫ２に同期したデータに変換して、ステレオ変調器２０に出力する。 - 特許庁

The data acquisition means 34 acquires the wave form information of the input signal from the signal Eo obtained by the sampling while synchronizing with the second clock signal C2 having the period of Q times of the sampling period Ts.例文帳に追加

データ取得制御手段３４は、サンプリングで得られた信号Ｅｏから、サンプリング周期ＴｓのＱ倍の周期をもつ第２のクロック信号Ｃ２に同期して、入力信号の波形情報を取得する。 - 特許庁

A receiving circuit 100 is arranged on the side of the DR1 of IOR1, and the clock generating circuit 14 is arranged on the side of DR2 of the IOR2, and the sampling clock generating circuit 22 is arranged on the side of DR2 of the clock generating circuit 14 besides being on the side of DR1 of the receiving circuit 100.例文帳に追加

ＩＯＲ１のＤＲ１側に受信回路１００を配置し、ＩＯＲ２のＤＲ２側にクロック生成回路１４を配置し、受信回路１００のＤＲ１側で且つクロック生成回路１４のＤＲ２側にサンプリングクロック生成回路２２を配置する。 - 特許庁

In this digital signal processing circuit which samples input analog signals using a sampling circuit 34 and outputs digital signals, using a signal made by multiplying an input reference signal at a PLL(phase-locked loop) circuit 32 as a sampling clock, a delay circuit 33 for phase adjustment between the signal made by multiplication of the input reference signal and the sampling clock is inserted in front of the PLL circuit 32.例文帳に追加

入力基準信号をＰＬＬ回路３２で逓倍した信号をサンプリングクロックとして用いて、入力アナログ信号をサンプリング回路３４でサンプリングしてディジタル信号を出力するディジタル信号処理回路において、入力基準信号を逓倍した信号とサンプリングクロックとの位相を調整するための遅延回路３３をＰＬＬ回路３２の前段に挿入してなるものである。 - 特許庁

An adder circuit adds the input signal Vin to a ramp calibration signal Vcal by inputting, to the sample/hold amplifier 10, the ramp calibration signal Vcal generated to have a frequency identical to that of a sampling clock signal and a predetermined gradient based on the sampling clock signal through calibrating capacitors Ccal having capacitance smaller than the capacitance of the sampling capacitor Cs.例文帳に追加

加算回路は、サンプリングクロック信号に基づいてサンプリングクロック信号と同一の周波数及び所定の勾配を有するように発生されたランプ較正信号Ｖｃａｌを、サンプリングキャパシタＣｓの容量よりも小さい容量を有する較正用キャパシタＣｃａｌを介してサンプルホールド増幅器１０に入力することにより、入力信号Ｖｉｎとランプ較正信号Ｖｃａｌを加算する。 - 特許庁

This optical pulse train 22 is injected in a second mode synchronous semiconductor laser 2, having a repeat frequency of 1/integer of the clock frequency of the optical pulse train 22 via an optical gate 3 and a dividing sampling clock optical pulse train 23, which is a synchronous clock optical pulse train of a repetition frequency of 1/integer of the clock frequency of the injected clock optical pulse train 22, is generated.例文帳に追加

この光パルス列をそのクロック周波数の整数分の１の繰り返し周波数を有する第２のモード同期半導体レーザ２に光ゲート３を経由して注入し、注入されたクロック光パルス列２２のクロック周波数の整数分の１の繰り返し周波数の同期クロック光パルスである分周抽出クロック光パルス列２３を発生する。 - 特許庁

A jitter removing circuit removes the jitter of a reference clock 51, and includes: a latch circuit 12 which detects edges of the reference clock 51 in synchronism with a sampling clock 52; a counter 13 which counts edge intervals of the reference clock 51; and a phase adjustment circuit 14 which adjusts a phase of the reference clock 51 on the basis of the number of counts of the respective edge intervals.例文帳に追加

本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。 - 特許庁

The clock reproducing apparatus is configured to shift the oscillated frequency or the phase of a frequency variable oscillation means by one sampling clock in a direction of extending the tracking range of a symbol rate on the basis of the result of the detection.例文帳に追加

この検出の結果に基づいて、シンボルレートの追従範囲を拡張する方向に、前記周波数可変発振手段の発振周波数又は位相を１サンプリングクロック分シフトするように構成する。 - 特許庁

An FIR filter 20 uses the sampling clock CLK 3 of a frequency fsamp' frequency-divided by N which is the maximum of integers where the result of dividing the frequency fsamp of a basic clock is larger than twice the symbol rate fs.例文帳に追加

基本クロックの周波数ｆ_sampを割った結果がシンボルレートｆ_sの２倍よりも大である整数のうち最大のものＮで分周した周波数ｆ_samp’のサンプリングクロックＣＬＫ３をＦＩＲフィルタ２０において使用する。 - 特許庁

A clock generated by a clock generation circuit 22 for sampling the CCD 5 is frequency-modulated by a spread spectrum IC 23 to lower the noise power of a specific frequency to realize the countermeasure for EMI.例文帳に追加

クロック発生回路２２で発生された前記ＣＣＤ５のサンプリングのためのクロックを、スペクトラム拡散ＩＣ２３で周波数変調して、特定の周波数のノイズパワーを低下させ、前記ＥＭＩ対策を実現する。 - 特許庁

A 1/2 frequency divider 15 inputs the local oscillated signals generated from the second VCO 10, generates a sampling clock signal by dividing the frequency of the oscillated signals into 1/2 frequencies, and supplies the clock signal to a demodulation IC 14.例文帳に追加

１／２分周器１５は、第２のＶＣＯ１０により生成されたローカル発振信号を入力し、１／２に分周することによりサンプリングクロック信号を生成して復調ＩＣ１４に供給する。 - 特許庁

An analog/digital converter 1 converts an input video signal into video data by using a sampling clock from a PLL circuit 2 and a subtractor 17 subtracts video data delayed by a 1-clock delay circuit 16 from the converted video data.例文帳に追加

入力映像信号はＡ／Ｄ変換器１でＰＬＬ回路２からのサンプリングクロックにより映像データに変換された後、減算器１７により１クロック遅延回路１６で遅延された映像データと減算される。 - 特許庁

The phases of a sampling clock 1002 supplied from a clock generation means 106 are periodically and alternately switched with phase difference of 180 degrees, and a timing estimation means 104 estimates the symbol timing in every phase period.例文帳に追加

クロック生成手段１０６から供給されるサンプリングクロック１００２の位相を１８０度の位相差で定期的に交互に切り換え、各々の位相の期間に、タイミング推定手段１０４においてシンボルタイミングを推定する。 - 特許庁

An output signal of the comparator is supplied to a binary search processing circuit 22, and the output thereof is supplied to a timing control circuit 15, to thereby control the timing of the clock signal applied to the sampling head from the clock generation part.例文帳に追加

コンパレータの出力信号をバイナリ・サーチ処理回路２２に供給し、その出力をタイミング制御回路１５に供給してクロック発生部からサンプリングヘッドに印加されるクロック信号のタイミングを制御する。 - 特許庁

A communication terminal device capable of reproducing audio data includes: a reproduction part for reproducing audio data; an oscillation part for generating a system clock; and a frequency conversion part for converting the sampling frequency of the audio data into a frequency that can be reproduced in the frequency of the system clock.例文帳に追加

本発明では、携帯端末装置に最低限必要とされるシステムクロックから容易に生成可能なマスタクロックに合わせてデジタルＡｕｄｉｏデータのｆｓ周波数を変換して再生するものである。 - 特許庁

A timing control circuit 20 delays rising of a second clock signal HCK by just a first clock signal DCK to generate sampling control signals HCTN and HCTNB, and outputs the control signals to a horizontal scanning circuit 11.例文帳に追加

タイミング制御回路２０は第２のクロック信号ＨＣＫの立ち上がりを第１のクロック信号ＤＣＫ分遅延させたサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢを生成し、水平走査回路１１に出力する。 - 特許庁

A static phase discrimination circuit of a phase picker 250 indicates whether the signal is led, lagged or in phase on the basis of a sampling clock 231.例文帳に追加

位相ピッカー２５０中の静的位相判定回路は、信号が進んでいるか、遅れているか、または中立であるかをサンプリングクロック２３１を基準として示す。 - 特許庁

To control a phase of a sampling clock signal used for analog/digital conversion on the basis of an offset level of a burst signal and burst data at a phase point of 0-degree.例文帳に追加

Ａ／Ｄ変換に使用するサンプリング用クロック信号の位相をバースト信号のオフセットレベルと位相点０度のバーストデータとをもとに制御する。 - 特許庁

By monitoring a control code 60 that controls the phase of the sampling clock, delay variation amount and code variation amount are correlated, and actual speed test is performed.例文帳に追加

前記サンプリングクロックの位相を制御するための制御コード６０をモニタすることで、遅延変化量とコード変化量の相関をとり、実測度試験を行う。 - 特許庁

To provide a receiver circuit capable of suppressing restoration error of data, when deviations are generated in duty ratio of a sampling clock signal.例文帳に追加

サンプリングクロック信号のデューティ比にずれが生じたときのデータの復元誤差を抑制することができる受信回路を提供することを課題とする。 - 特許庁

Counters 94 and 96 inside both CPUs 12 and 14 count up from 0 by the inputted sampling clock and an instructed operation is executed corresponding to the count value.例文帳に追加

両ＣＰＵ１２，１４内のカウンタ９４，９６は入力されるサンプリングクロックによって０からカウントアップし、該カウント値に応じて、指示された動作を実行する。 - 特許庁

To provide a communication apparatus which removes the distortion of reproduced transmission data and to remove phase noise in a low frequency from a sampling clock signal.例文帳に追加

サンプリングクロック信号から低域の位相雑音をなくすことができ、再生した伝送データの歪みをなくすことができる通信装置を提供すること。 - 特許庁

A change in the collective state is monitored by using at least three processed data obtained by sampling the signals at an appropriate clock speed.例文帳に追加

集団状態における変化を、適切なクロック速度で信号をサンプリングすることにより得られた少なくとも３つの処理したデータを用いて監視する。 - 特許庁

To provide an asynchronous sampling rate converter that operates stably with high accuracy even when the converter receivers a clock signal including jitter.例文帳に追加

非同期型サンプリングレートコンバータに入力されるクロックがジッタを含む場合であっても高精度で且つ安定に動作するサンプリングレートコンバータを提供する。 - 特許庁

To sample effectively a transmission pulse of own radar by enabling separation of an interference wave synchronizing by chance with a reference clock, in an equivalent time sampling radar.例文帳に追加

等価時間サンプリングレーダにおいて、基準クロックと偶然同期する干渉波の分離を可能にして、自レーダの送信パルスを有効にサンプリングする。 - 特許庁

To provide a computer signal generating device capable of adjusting the phase of a sampling clock, which samples the signals of a personal computer, automatically to the optimum phase.例文帳に追加

パソコン信号をサンプリングするサンプリングクロックの位相を自動的に最適な位相に調整することができるコンピュータ信号発生装置を提供する。 - 特許庁

A maximum/minimum value determination circuit 240 selects a sampling time having a maximum or minimum sum and provides a recovered clock signal 270.例文帳に追加

最大値−最小値決定回路２４０が、最大または最小の和を有するサンプル時間を選択して、回復されたクロック信号２７０を提供する。 - 特許庁

A phase comparison section 107 detects a phase difference between the position of the received signal SG and a reception clock CL for sampling the received signal SG.例文帳に追加

位相比較部１０７は、受信信号ＳＧの位置と、受信信号ＳＧをサンプリングするための受信用クロックＣＬとの位相差を検出する。 - 特許庁