「sampling clock」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The synchronization signals VD, HD are delayed by a delay circuit 132 and supplied to a clock generating circuit 133, and a sampling clock CLK is generated on the basis of that within the range of a valid screen.例文帳に追加

同期信号ＶＤ，ＨＤを遅延回路１３２で遅延してクロック発生回路１３３に供給し、それに基づいて有効画面の範囲でサンプリングクロックＣＬＫを発生する。 - 特許庁

A communication terminal device capable of reproducing audio data includes: a reproduction part for reproducing audio data; an oscillation part for generating a system clock; and a frequency conversion part for converting the sampling frequency of the audio data into a frequency that can be reproduced in the frequency of the system clock.例文帳に追加

本発明では、携帯端末装置に最低限必要とされるシステムクロックから容易に生成可能なマスタクロックに合わせてデジタルＡｕｄｉｏデータのｆｓ周波数を変換して再生するものである。 - 特許庁

A synthesizer 22 of a control device 1 generates a synchronizing clock signal obtained by multiplexing a sampling clock and a synchronizing signal based on the output of a latch circuit 21 to which the synchronizing signal such as a trigger signal is input.例文帳に追加

制御装置１の合成器２２は、トリガ信号等の同期信号が入力されるラッチ回路２１の出力に基づいて、サンプリングクロックと同期信号を多重化した同期クロック信号を生成する。 - 特許庁

When the start pulse (SP) is raised, the sampling pulse (sam) falls successively while being lagged from a clock signal (CK, CKB) by a half period per stage, synchronously with the rise of the clock signal (CK, CKB).例文帳に追加

スタートパルス（ＳＰ）が立ち上がると、クロック信号（ＣＫ、ＣＫＢ）の立ち上がりに同期し、サンプリングパルス（ｓａｍ）は、１段ごとにクロック信号（ＣＫ、ＣＫＢ）の半周期ずつ遅れて順次立ち下がる。 - 特許庁

According to variation in the value, a sampling frequency of the transmission side is estimated and the DSP decoder 4 decodes the data by a clock CK1 generated by a clock generator 3 and outputs the result.例文帳に追加

この値の変化に基づき、送信側のサンプリング周波数を推定し、クロック発生器３で発生したクロックＣＫ１を用いてＤＳＰデコーダ４にてデコード処理を行い出力する。 - 特許庁

A parallel A/D conversion circuit comprises a plurality of comparators for comparing input signals in parallel, input signal wirings for distributing an input signal to the plurality of comparators, and a sampling clock distribution circuit for distributing a sampling clock for sampling the input signal for the plurality of comparators and determining distributing timing of the sampling clock in accordance with a delay of the input signal by the input signal wirings.例文帳に追加

並列形Ａ／Ｄ変換回路は、入力信号を並列に比較する複数の比較器と、複数の比較器に対して入力信号を分配する入力信号配線と、複数の比較器に対して入力信号をサンプリングするサンプリングクロックを分配し、サンプリングクロックの分配タイミングが、入力信号配線による入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有している。 - 特許庁

The clock generating circuit includes: a phase determining circuit 120 for generating a phase determination signal PD0; a sampling circuit 130 for sampling the phase determination signal PD0 and generating a phase determination signal PD2 based on the sampled signal; and a clock generating part 110 for generating an internal clock signal LCLK based on the phase determination signal PD2.例文帳に追加

位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。 - 特許庁

A receiver selectively performs asynchronous mode processing for demodulating and outputting voice data at a second clock asynchronous to and the same frequency as the first clock of a transmission side with regard to a received transmission signal, or re-sampling mode processing for performing re-sampling of voice data obtained from the received transmission signal and for outputting voice data sampled at the second clock.例文帳に追加

受信装置では、受信した伝送信号について送信側の第１のクロックと非同期でかつ同一周波数の第２のクロックで音声データの復調を行って出力する非同期モード処理と、受信した伝送信号から得られる音声データについてリサンプリングを行い第２のクロックでサンプリングされた音声データを出力するリサンプリングモード処理とを、選択的に実行する。 - 特許庁

To perform phase adjustment of a sampling clock without necessity for a specific pattern of an input signal in a picture display device which generates the sampling clock synchronized with a dot clock used for generating an analog signal such as an output picture of a personal computer.例文帳に追加

パソコン出力画像等のアナログ映像信号の生成に用いられたドットクロックに同期したサンプリングクロックを生成し、該アナログ映像信号をデジタル信号に変換して表示を行う画像表示装置において、特定パターンの入力信号を必要とせずにサンプリングクロックの位相調節を実施できるようにする。 - 特許庁

A sampling time generating circuit 101 inputs a clock signal to be measured MCK, and outputs first and second sampling trigger signals to a sample-hold circuit 102 at predetermined timing before and after a time point when a half period of the clock signal to be measured MCK is elapsed from a first edge of the clock signal to be measured MCK.例文帳に追加

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力し、被測定クロック信号ＭＣＫの第１のエッジから被測定クロック信号ＭＣＫの１／２周期後の前後におけるそれぞれの所定のタイミングおいて第１および第２のサンプリングトリガ信号をサンプルホールド回路１０２に出力する。 - 特許庁

The latency circuit has a clock signal generation circuit that generates multiple transfer signals and sampling clock signals corresponding to respective multiple transfer signals, and a latency signal generator that stores the read-out signal in response to at least one of the multiple sampling clock signals, and generates the latency signal in response to a transfer signal corresponding to the sampling clock signal used for storing the read-out signal.例文帳に追加

前記レイテンシ回路は複数のトランスファ信号と複数のトランスファ信号のそれぞれに対応するサンプリングクロック信号とを発生させるクロック信号発生回路及び複数のサンプリングクロック信号のうち少なくとも１つに応答して読出し信号を保存し、読出し信号を保存するのに使われたサンプリングクロック信号に対応するトランスファ信号に応答してレイテンシ信号を発生させるレイテンシ信号発生器を含む。 - 特許庁

To provide a clock phase adjuster stably adjusting the phase of a clock on the basis of the state of the change of a sampling value obtained in synchronism with the clock from reproducing signals corresponding to a prescribed pattern.例文帳に追加

本発明の課題は、所定パターンに対応した再生信号からクロックに同期して得られるサンプリング値の変化の状態に基づいてそのクロックの安定した位相調整を行うことのできるクロック位相調整装置を提供することである。 - 特許庁

When a sampling frequency of digital data Si is high, a clock control signal Sc is inputted from an input terminal 7 to reduce an operating clock frequency of a cutoff frequency variable digital filter 10 generated by a clock generation unit 6.例文帳に追加

デジタルデータＳｉのサンプリング周波数が高いときには、クロック生成部６で生成されるカットオフ周波数可変デジタルフィルタ１０の動作クロック周波数を下げるように、クロック制御信号Ｓｃが入力端子７から入力される。 - 特許庁

The phase shifter comprises a device to generate multiple sampling clock phases and a multiplexer 82 that is connected to multiple phase inputs to select the optimum clock phase, and operates the analog/digital converter by selecting one of the optimum clock phase.例文帳に追加

この位相シフタは、複数のサンプリングクロック位相を生成するための装置と、最適なクロック位相を選択するために複数の位相入力に接続されるマルチプレクサ８２とを備え、最適なクロック位相を１つ選択しアナログ／デジタルコンバータを動作させる。 - 特許庁

A receiving circuit 100 is arranged on the side of the DR1 of IOR1, and the clock generating circuit 14 is arranged on the side of DR2 of the IOR2, and the sampling clock generating circuit 22 is arranged on the side of DR2 of the clock generating circuit 14 besides being on the side of DR1 of the receiving circuit 100.例文帳に追加

ＩＯＲ１のＤＲ１側に受信回路１００を配置し、ＩＯＲ２のＤＲ２側にクロック生成回路１４を配置し、受信回路１００のＤＲ１側で且つクロック生成回路１４のＤＲ２側にサンプリングクロック生成回路２２を配置する。 - 特許庁

Data terminals DP and DM are arranged in an I/O region IOR1 along a side SD1, and the power terminals PVDD, PVSS, XVDD, and XVSS for a clock generating circuit 14 and a sampling clock circuit 22 and clock terminals XI and XO are arranged in the I/O region IOR2 along a side SD2.例文帳に追加

辺ＳＤ１に沿ったＩ／Ｏ領域ＩＯＲ１にデータ端子ＤＰ、ＤＭを配置し、辺ＳＤ２に沿ったＩ／Ｏ領域ＩＯＲ２に、クロック生成回路１４、サンプリングクロック回路２２の電源端子ＰＶＤＤ、ＰＶＳＳ、ＸＶＤＤ、ＸＶＳＳや、クロック端子ＸＩ、ＸＯを配置する。 - 特許庁

A jitter removing circuit removes the jitter of a reference clock 51, and includes: a latch circuit 12 which detects edges of the reference clock 51 in synchronism with a sampling clock 52; a counter 13 which counts edge intervals of the reference clock 51; and a phase adjustment circuit 14 which adjusts a phase of the reference clock 51 on the basis of the number of counts of the respective edge intervals.例文帳に追加

本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。 - 特許庁

This optical pulse train 22 is injected in a second mode synchronous semiconductor laser 2, having a repeat frequency of 1/integer of the clock frequency of the optical pulse train 22 via an optical gate 3 and a dividing sampling clock optical pulse train 23, which is a synchronous clock optical pulse train of a repetition frequency of 1/integer of the clock frequency of the injected clock optical pulse train 22, is generated.例文帳に追加

この光パルス列をそのクロック周波数の整数分の１の繰り返し周波数を有する第２のモード同期半導体レーザ２に光ゲート３を経由して注入し、注入されたクロック光パルス列２２のクロック周波数の整数分の１の繰り返し周波数の同期クロック光パルスである分周抽出クロック光パルス列２３を発生する。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

To provide a waveform reduction sampling method of signal output which has an output frequency elasticity, can be applied to various operation frequencies, can omit a clock synthesizer and a sampling rate converter, and can effectively control a cost.例文帳に追加

出力周波数弾性を有し、各種操作周波数に適用でき、クロックシンセサイザー及びサンプリングレートコンバーターを省略でき、効果的にコストを抑制することができる信号出力の波形還元サンプリング方法を提供する。 - 特許庁

A serial parallel conversion circuit 3 changes a sampling interval of communication data 4 for each bit on the basis of the data shift signal 120 to set a sampling interval in more details than an integer multiple of an operating clock 110 thereby enhancing a maximum baud rate.例文帳に追加

このデータシフト信号１２０を元に、直列並列変換回路３による通信データ４のサンプリング間隔をビット毎に切替えて、動作クロック１１０の整数倍より細かなサンプリング間隔を設定し最大ボーレートを向上する。 - 特許庁

A horizontal driving circuit 17 operates based on the clock signal inputted from outside and sequentially generates the sampling pulses to successively drive a plurality of sampling switches, thereby successively writing video signals in pixels 11 of a selected lines.例文帳に追加

水平駆動回路１７は、外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素１１に順次映像信号を書き込む。 - 特許庁

A noise eliminating filter 102 performs sampling with an oversample clock and a specific tap filter removes impulse noise; after effective data are sampled by received data sampling 902, the sample data are converted into a parallel signal by a serial-parallel converter 105.例文帳に追加

雑音除去フィルタ１０２でオーバーサンプルクロックによりサンプリングし、かつ所定のタップフィルタでインパルス雑音を除去して、受信データサンプリング９０２で有効データをサンプリングした後、シリアルパラレル変換器１０５でパラレル信号に変換する。 - 特許庁

The recovery device and its recovery method according to the present invention can generate the sampling clock so that a plurality of edges of the sampling clocks exist in the eye opening area of the serial data, and can reduce the error generation within the data recovery time.例文帳に追加

本発明によるデータ復元装置及びその復元方法は、直列データのアイオープン領域内でサンプリングクロック信号のエッジが複数存在するようにサンプリングクロック信号を発生し、データ復元時にエラー発生を減少させうる。 - 特許庁

A sampling clock of a sampling frequency generator 16 for processing a digital baseband signal is used for a quadrature carrier wave of digital quadrature modulation, and at the same time, is used as a signal for local signal generation for up-converting the quadrature modulation output.例文帳に追加

デジタルベースバンド信号処理用のサンプリング周波数発生部１６のサンプリングクロックを、デジタル直交変調用の直交搬送波として用いると共に、直交変調出力のアップコンバート用のローカル信号生成のための信号としても用いる。 - 特許庁

Thus, when the sampling frequency of the digital data Si is high, the operating clock frequency of the digital data 10 can be reduced, so that even when the sampling frequency of the digital data Si becomes high, increase in current consumption can be suppressed.例文帳に追加

これにより、デジタルデータＳｉのサンプリング周波数が高いときには、前記デジタルフィルタ１０の動作クロックを下げることができるため、デジタルデータＳｉのサンプリング周波数が高くなっても、消費電流の増加を抑えることができる。 - 特許庁

A reception device B12 has a function of inputting the clock pattern from the data line 13, generating the best edge for the sampling of the data, and sampling the data by using the edge and then faster data transmission becomes possible, so the bus bandwidth can be increased.例文帳に追加

また、受信デバイスＢ１２はデータ線１３上からクロックパターンを入力して、データをサンプリングするための最適なエッジを生成し、そのエッジを用いてデータのサンプリングを行う機能を備えることにより、より高速なデータ伝送ができることからバス帯域を増やすことことが可能となる。 - 特許庁

Then, the period t0-80 and a jitter portion toff of a sampling clock are subtracted from a known one pixel period tdot, to thereby calculate a period from the point of time when the voltage level of the image signal reaches 80% to the optimum sampling timing topt.例文帳に追加

そして、既知である１画素期間ｔdotから期間ｔ0_80及びサンプリングクロックのジッタ分ｔoffを減算すれば、映像信号の電圧レベルが８０％となった時点から最適なサンプリングタイミングｔoptまでの期間を算出する。 - 特許庁

In a sampling-rate-converter, the sampling frequency of the audio data of the base band supplied from a decoder is matched with the rate of a second audio master clock generated from the frequency signals of an exclusive crystal oscillator provided near a second transmitter.例文帳に追加

サンプリング・レート・コンバータにて、デコーダより供給されたベースバンドのオーディオデータのサンプリング周波数を、第２のトランスミッタの近傍に設けられた専用の水晶発振器の周波数信号から生成された第２のオーディオ用のマスタークロックのレートに合わせる。 - 特許庁

Averaging the sampling values sampled at both of the leading and trailing edge timing prevents detected amplitude values (namely, the values obtained by the averaging) from varying even when the sampling timing indicated by a clock varies with the reproduction signals.例文帳に追加

このように前後双方のエッジタイミングでサンプリングした値を平均化することで、クロックが表すサンプリングタイミングが再生信号に対してばらつく場合にも、検出振幅値（つまり上記平均化により得られる値）にばらつきが生じないようにできる。 - 特許庁

The receiver 50 includes an A/D converter 51 for converting a received analog signal into a received digital signal; a clock generator 52 for supplying a signal relating to a sampling frequency of A/D conversion to the A/D converter; and a control unit 53 for changing the sampling frequency.例文帳に追加

受信機５０は、受信アナログ信号を受信デジタル信号へ変換するＡＤ変換器５１と、ＡＤ変換器にＡＤ変換のサンプリング周波数に係る信号を供給するクロック・ジェネレータ５２と、サンプリング周波数を変更する制御部５３とを備える。 - 特許庁

ADCs 151 and 152 perform sampling at the frequency of the clock signal oscillated by the self-running sampling trigger source 140 for an electrical signal converted by the local oscillator 110, the 90-degree phase hybrid circuit 120 and the photoelectric conversion units 131 and 132 to convert the electrical signal into a digital signal.例文帳に追加

ＡＤＣ１５１，１５２は、局部発振器１１０、９０°位相ハイブリッド回路１２０および光電変換素子１３１，１３２によって変換された電気信号を、自走サンプリングトリガ源１４０によって発振されたクロック信号の周波数によってサンプリングするデジタル変換を行う。 - 特許庁

The setting part 17 sets delay quantity and outputs the delay quantity to the delaying part 12 in order to accomplish signal change in the SDRAM 5 after 1.5 reference clock CLK by referring to results obtained by sampling the input signal from the buffer 13 in an input signal sampling part 16.例文帳に追加

遅延量設定部１７は、双方向バッファ１３からの入力信号を入力信号サンプリング部１６でサンプリングした結果を参照して、ＳＤＲＡＭ５に１．５基準クロックＣＬＫ後に信号変化を到達させるために、遅延量を設定して可変量遅延部１２に出力する。 - 特許庁

In a method of determining the optimal sampling delay for a sampling clock (42), with respect to a synchronization signal corresponding to the video signal in a video frame grabber, a gray score is the numerical value of an intermediate gray level for the low and high gray level values in a digital image signal for phase setting.例文帳に追加

ビデオフレームグラバーにおいて、ビデオ信号に対応する同期信号に関して標本クロック（４２）の最適標本遅延を決定する方法であって、該グレースコアが、位相設定のためのデジタル画像信号における低及び高グレーレベル値の数に対する中間のグレーレベル値の数である。 - 特許庁

Then revising the setting value of the sampling point described in the program revises the setting state of the setting section 18 in response to the result of execution of the program by the arithmetic processing section 4 to control the phase of the sampling clock signal.例文帳に追加

そして、プログラムに記述されるサンプリングポイントの設定値を変更することにより、演算処理部４による当該プログラムの実行結果に応じて設定部１８の設定状態が変更されて、サンプリング用クロック信号の位相が制御される。 - 特許庁

To provide an image reader having a means for accurately detecting the phase of an analog sampling clock capable of appropriately performing sampling by an A/D converter even if the amount of delay until image data are inputted to the A/D converter varies in any way.例文帳に追加

画像データがＡＤコンバータに入力されるまでの遅延量がどの様に変動してもＡＤコンバータにて最適にサンプリングが行えるアナログサンプリングクロックの位相を正確に検出する手段を備えた画像読取装置を提供すること。 - 特許庁

To provide a sampling position adjustment device for a digital display device and a method therefor which can adjust the position of a sampling clock without an error by a low-performance microcomputer even if the resolution of the digital display device becomes high.例文帳に追加

本発明はデジタルディスプレイ装置の解像度が高くなるとしても低性能のマイコンによりエラーのないサンプリングクロックの位置調整が可能なデジタルディスプレイ装置のサンプリング位置調整装置及びその方法を提供する。 - 特許庁

Then, the sampling circuit 5 outputs a digital signal at every quarter cycle of the AC power supply 2 according to an output signal of the clock pulse and the photo diode 4, and based on the output state of the sampling circuit 5, an abnormality detecting circuit 7 judges the status of the fluorescent lamp 1.例文帳に追加

そして、サンプリング回路５がクロックパルスおよびフォトダイオード４の出力信号に応じて交流電源２の四半周期毎にデジタル信号を出力し、そのサンプリング回路５の出力状況に応じて異常検出回路７が蛍光灯１の状態を判定する。 - 特許庁

Inserted to the last line for example of a field constituting one screen of a computer signal is a reference signal Sref (or Sref1, Sref2) in which prescribed binary data alternately continue horizontally, a reference signal for the purpose of detecting a phase in sampling a computer signal with a prescribed sampling clock.例文帳に追加

コンピュータ信号の1画面を構成するフィールドの最終ライン等に、コンピュータ信号を所定のサンプリングクロックでサンプリングしたときのサンプリング位相を検出するための、水平方向に所定の２値データが交互に連続したレファレンス信号Ｓref（もしくはＳref1，Ｓref2）を挿入する。 - 特許庁

The sampling section 41 is equipped with a circuit configured by connecting in parallel from a first stage up to an n-th stage, sampling circuits 41a-41e configured by connecting in cascade n (n is an integer ≥1) flip-flops which operate in synchronization with a reference clock for example.例文帳に追加

サンプリング部４１は、例えば基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路４１ａ〜４１ｅを、第１段目から第ｎ段目まで並列接続してなる回路を備える。 - 特許庁

To maintain phase relation independently of delay quantity even when delay adjustment is performed in a time unit having no relation with the integer times of sampling time of an inverse fast Fourier transform (IFFT) sampling clock, and to solve a delay difference which may be generated between respective OFDM modulation output systems.例文帳に追加

ＩＦＦＴサンプリングクロックのサンプリング時間とは整数倍の関係にない時間単位で遅延調整が成される場合でも、遅延量によらず位相関係を維持して、ＯＦＤＭ変調出力の各系統の間に生じる遅延差を解消する。 - 特許庁

The counter circuit 40 outputs an inhibition signal of L level for stopping sampling to a sampling circuit 20 until the number of clocks from a clock signal CLK reaches a predetermined value (for example, 5 clocks) set in advance in a register 41 based on the edge detection signal of H level.例文帳に追加

カウンタ回路４０は、Ｈレベルのエッジ検出信号に基づいて、クロック信号ＣＬＫからのクロック数がレジスタ４１に予め設定された所定値（例えば５クロック）に達するまで、サンプリングを停止させるためのＬレベルの禁止信号をサンプリング回路２０に出力している。 - 特許庁

A frequency control information generating part 402 measures the second sampling frequency on the basis of a word clock LRCK from a device at a poststage, and a frequency information generating part 402 generates frequency control information ya suitable to the second sampling frequency.例文帳に追加

周波数制御情報発生部４０２は、後段の装置からのワードクロックＬＲＣＫに基づき第２のサンプリング周波数を測定し、周波数情報発生部４０２は第２のサンプリング周波数に適した周波数制御情報ｙａを発生する。 - 特許庁

Then, by exclusive OR circuits 24 and 25 and a masking circuit 28, the phase information of the sampling clock 102 is extracted from the relation of the polarity of the data of the intermediate point and the polarity of the data of an original sampling point and outputted through an LPF 30 to a VCO 40 as an APC voltage 103.例文帳に追加

そして、排他的論理和回路２４、２５、マスク回路２８により、その中間点のデータの極性と元のサンプリング点のデータの極性の関係からサンプリングクロック１０２の位相情報を抽出しＬＰＦ３０を介してＡＰＣ電圧１０３としてＶＣＯ４０に出力する。 - 特許庁

The delayed signals B, C and D are inputted into a selecting circuit 14 together with the reference clock A, one of them is selected and inputted as a sampling pulse of a sampling circuit 6 according to a command from an arithmetic control device 1.例文帳に追加

これらの遅延信号Ｂ、Ｃ、Ｄは、基準クロックＡと共に選択回路１４に入力され、演算制御装置１からの指令により、これらの内の一つが選択されてサンプリング回路６のサンプリングパルスとして入力される。 - 特許庁