「variable logic circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To shorten behavioral time and reduce a logic circuit size for the logic circuit in which behavioral description defined by an array variable is synthesized with a high-level.例文帳に追加

配列変数で定義された動作記述を高位合成された論理回路の動作時間の短縮化と回路規模の縮減を目的とする。 - 特許庁

A semiconductor device is provided with a variable delay circuit 10 which delays output data of the logic circuit 5 between the logic circuit 5 and an output latch circuit 2 and equipped with a control circuit 6 which controls a delay quantity of the variable delay circuit 109 based upon an observed operation environment.例文帳に追加

論理回路５と出力ラッチ回路２の間に、論理回路５の出力データを遅延する可変遅延回路１０を設け、この可変遅延回路１０の遅延量を観測された動作環境に基づき制御する制御回路６を備える。 - 特許庁

To easily determine the initial value of a logic circuit constituted on a variable part 3A of a PCA.例文帳に追加

ＰＣＡの可変部３Ａ上に構成された論理回路の初期値を容易に決定すること。 - 特許庁

The state of the programmable logic section 20 is stored in a variable storage section before the revision of the circuit configuration of the programmable logic section 20 and the initial state of the programmable logic section 20 after the revision of the circuit configuration of the programmable logic section 20 is set, based on the stored value.例文帳に追加

プログラマブルロジック部２０の回路構成変更前にこの回路の状態を変数格納部に記憶しておき、その記憶値でプログラマブルロジック部２０の回路構成変更後の回路の初期状態を設定する。 - 特許庁

In a DLL operation mode, a delay locked loop circuit is constituted of a variable delay circuit 110, a phase comparison circuit 120, a shift logic circuit 180, a delay control value retention circuit 170, a variable constant current circuit 140, and a voltage generation circuit 150.例文帳に追加

ＤＬＬ動作モードでは、可変遅延回路１１０と、位相比較回路１２０と、シフト論理回路１８０と、遅延制御値保持回路１７０と、可変定電流回路１４０と、電圧生成回路１５０とによりディレイロックドループ回路が構成される。 - 特許庁

To partially reduce a load in function setting with respect to variable logic by allowing a storage circuit for attaining a variable logical function to be treated as a circuit equivalent to a logical circuit.例文帳に追加

可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱うことができ、可変論理に対する機能設定の負担を部分的に軽減する。 - 特許庁

This clock jitter suppression circuit is installed such that variable resistance circuits are inserted between a power supply for the clock signal generation circuit and a power supply for the logic circuit, and between a ground for the clock signal generation circuit and a ground for the logic circuit.例文帳に追加

クロック信号発生回路用の電源とロジック回路用の電源との間、およびクロック信号発生回路用のグランドとロジック回路用のグランドとの間に可変抵抗回路を挿入したクロックジッタ抑圧回路を設置する。 - 特許庁

To provide a tamper-resistant semiconductor device comprising a storage circuit that provides a variable logic function.例文帳に追加

耐タンパ性を有する、可変論理機能を実現するための記憶回路を有する半導体装置を提供する。 - 特許庁

A variable delay circuit is formed by a plurality of silicon-on-insulator (SOI) logic gates.例文帳に追加

発明の一態様は、複数のシリコンオンインシュレータ（ＳＯＩ）論理ゲートによって形成された回路から構成される。 - 特許庁

The variable delay circuit 109 (110) is provided with a multi- input logic gate circuit 119 (121) each having three input terminals or more respectively.例文帳に追加

可変遅延回路１０９，１１０は３つ以上の入力端子を有する多入力論理ゲート回路１１９，１２１を備える。 - 特許庁

To provide a variable delay circuit that can conduct a function test of a selector even when a delay by a logic gate is small without increasing number of components of the circuit.例文帳に追加

使用素子数を増大させることなく、論理ゲートの遅延が小さい場合でもセレクタの機能試験が行えるようにした可変遅延回路を提供する。 - 特許庁

Furthermore, it mounts a variable logic circuit 120 (FPGA) capable of composing desired logics so as to construct analog test circuits in the FPGA 120.例文帳に追加

さらに、任意の論理を構成可能なＦＰＧＡ（１２０）を搭載して、このＦＰＧＡ内にアナログテスト回路を構築するようにした。 - 特許庁

When a current leakage is generated in a circuit in an post- stage (INV2), since the leakage current is caused to flow via the variable resistance, logic defects due to voltage drop are generated in the variable resistor.例文帳に追加

後段回路（ＩＮＶ２）で電流リークが生じている場合、そのリーク電流が上記可変抵抗手段を介して流れるため、そこでの電圧降下により論理不良を生ずる。 - 特許庁

A transmission circuit for transmitting data by using an impulse includes: a variable delay circuit 11 for defining a clock as an input and delaying the clock according to the data; and a logic circuit 12 for defining the clock and the output of the variable delay circuit as inputs and outputting the impulse by taking logical AND of the clock and the output of the variable delay circuit.例文帳に追加

インパルスを使用してデータを送信する送信回路であって、クロックを入力とし、前記データに応じて該クロックを遅延する可変遅延回路１１と、前記クロックおよび前記可変遅延回路の出力を入力とし、該クロックおよび該可変遅延回路の出力の論理を取ってインパルスを出力する論理回路１２と、を備えるように構成する。 - 特許庁

A voltage inclination variable circuit 11 or 12 changes inclination of voltage transmitted to the transmission path of the transmission in response to a logic state intended to be transmitted to a receiving circuit on the basis of correspondence relation assigning different voltage inclination individually to the respective logic state.例文帳に追加

電圧傾斜可変回路１１や１２は、それぞれの論理状態に個別に、異なる電圧傾斜を割り当てた対応関係に基づき、受信回路に伝送しようとする論理状態に応じて、該伝送の伝送路に送り出す電圧の傾斜を変化させる。 - 特許庁

An output control circuit 27 acquires detected temperature data of variable logic elements 20, 21 by temperature detector units 10, 11, and sets the logic elements 20, 21 to high output impedance states, when excessively large currents flow in the logic elements 20, 21 to excessively raise their temperatures.例文帳に追加

出力制御回路２７は、温度検出ユニット１０、１１が検出した可変論理素子２０、２１の温度データを取得し、可変論理素子２０、２１に過大な電流が流れて、その温度が過剰に上昇した場合、その可変論理素子２０、２１の出力を、ハイインピーダンス状態にする。 - 特許庁

As to a threshold element circuit network used for a variable logic section of a reconfigurable device, multi-level data is used as configuration data constituting the function capability of the logic function, and simultaneously, the number of threshold elements in the threshold element circuit network is reduced by using multi-level data for input variables.例文帳に追加

再構成可能デバイスの可変論理部に適用されるしきい素子回路網について、論理関数機能を構成する構成データとして、多値データを用いると同時に、入力変数にも、多値データを用いることによって、しきい素子回路網におけるしきい素子数を低減するものである。 - 特許庁

Further, a shifting variable level shifting circuit SH is inserted between the delay circuits DEL1, DEL2 and an OR circuit 13, and a time for maintaining an active logic of the signals S3, S3a can be regulated.例文帳に追加

さらに、遅延回路ＤＥＬ１，ＤＥＬ２とＯＲ回路１３との間にシフト量可変のレベルシフト回路ＳＨを挿入し、前記遅延信号Ｓ３，Ｓ３ａのアクティブの論理を維持する時間を調整可能とする。 - 特許庁

The read circuit decides data logic stored in the memory cell, based on the read voltage of the read node which varies with a current, flowing in the variable resistance element and the negative resistor circuit, according to the initial voltage.例文帳に追加

読み出し回路は、初期電圧に応じて可変抵抗素子および負性抵抗回路に流れる電流により変化する読み出しノードの読み出し電圧に基づいて、メモリセルに保持されているデータの論理を判定する。 - 特許庁

Difference between the reference voltage V_B of the current-controlled MOS current logic circuit 10 and the output signal is detected by the amplifier 22, and the resistance of the variable resistance element 20 is written by the writing circuit 34.例文帳に追加

電流制御型のＭＯＳ電流論理回路１０の基準電圧Ｖ_Ｂと出力信号との差がアンプ２２によって検出され、可変抵抗素子２０の抵抗が書き込み回路３４によって書き込まれる。 - 特許庁

The circuit constitution independent of the number of bits of the control data is obtained by giving a variable source 2 whose output is changed according to the control data of a logic part 1 to the operational amplifier 3 as a non-inverted input.例文帳に追加

ロジック部１の制御データに従って出力が変化する可変電源２をオペアンプ３の非反転入力とすることで、制御データのビット数によらない回路構成となる。 - 特許庁

To provide a programmable variable length code processing circuit capable of executing processing such as an arithmetic logic operation in parallel while executing an instruction of DCT (Discrete Cosine Transform: discrete cosine transform) coefficient coding.例文帳に追加

ＤＣＴ係数符号化の命令を実行する間、並行して算術論理演算などの処理を実行することができるプログラマブル可変長符号処理回路を得ることを課題とする。 - 特許庁

To provide a division level logic circuit that is operated at a power supply voltage over the breakdown voltage of an element and outputs output signals with respect to input signals at a variable level.例文帳に追加

素子の耐圧以上の電源電圧で動作し、複数の入力信号に対する複数の出力信号をレベル可変で出力できる分割レベル論理回路を提供する。 - 特許庁

This semiconductor device is provided with a plurality of function reconstitution cells having respectively the memory circuit (20) and a control circuit (21) in order to attain the variable logic function, and controls autonomously a read address of the memory circuit for storing a truth value data.例文帳に追加

可変論理機能を実現するためにそれぞれ記憶回路（２０）と制御回路（２１）を有する複数の機能再構成セルを備え、真理値データを格納する記憶回路の読み出しアドレスを機能再構成セルの記憶情報によって自律的に制御する。 - 特許庁

The method for constituting a pass transistor logic circuit includes a step for logic composition using CMOS logic composing algorithm, a step for generating binary decision trees each having a variable order from the result of the logic composition in accordance with specified constraints, and a step for obtaining a plurality of pass transistor logic circuits each including ≥1 pass transistor by mapping the binary decision trees.例文帳に追加

本発明による方法は、パストランジスタ論理回路を構成する方法であって、ＣＭＯＳ論理合成アルゴリズムを利用して論理合成を行うステップと、所定の制約条件に応じて、前記論理合成の結果からそれぞれ変数順序を有する複数の二分決定木を生成するステップと、前記複数の二分決定木をマッピングすることにより、それぞれ１以上のパストランジスタを含む複数のパストランジスタ論理回路を得るステップとを包含する。 - 特許庁

The number of threshold elements is reduced by using a variable threshold value threshold element circuit having a function capable of setting one threshold value among a plurality of threshold value candidates for both a first stage and a second stage of a two-stage logic circuit.例文帳に追加

複数のしきい値候補の中から１つのしきい値を設定できる機能を有する可変しきい値しきい素子回路を、２段論理回路の１段目と２段目の双方に使用することによって、しきい素子数を低減している。 - 特許庁

A voltage to be compared is generated using a reference capacitor having a variable current source, a comparator compares the voltage to be compared with a reference voltage, and a logic circuit converts their potential difference into a digital signal.例文帳に追加

可変電流源を備えた基準コンデンサを用いて被比較電圧を生成し、被比較電圧と基準電圧を比較器によって比較し、電位差をロジック回路によってデジタル信号に変換する。 - 特許庁

A delay deciding circuit 3 decides the delay quantity of the logic circuit 2 or the like, an output voltage control circuit 4 controls the output voltage Vout of an output voltage variable power supply part 5 corresponding to the decided result and when the delay quantity is great, the output voltage Vout is increased.例文帳に追加

遅延判定回路３は論理回路２等の遅延量を判定し、出力電圧制御回路４は前記判定の結果により出力電圧可変型電源供給部５の出力電圧Ｖｏｕｔを制御し、前記遅延量が大きいとき出力電圧Ｖｏｕｔを増大する。 - 特許庁

The bias circuit 10 includes: a transistor Tr1 that supplies a bias current to the amplifying transistors RFTr1 and RFTr2 according to a reference voltage; a variable capacitance 18 connected between a collector of the transistor Tr1 and a grounding point; and a logic circuit 20 that controls a capacitance value of the variable capacitance 18.例文帳に追加

バイアス回路１０は、増幅用トランジスタＲＦＴｒ１，ＲＦＴｒ２に参照電圧に応じたバイアス電流を供給するトランジスタＴｒ１と、トランジスタＴｒ１のコレクタと接地点との間に接続された可変容量１８と、可変容量１８の容量値を制御するロジック回路２０とを有する。 - 特許庁

To provide a three-valued logic function circuit remarkably reducing the sorts of basic circuits required for realizing all two-variable three-valued logic function circuits in which 3^3^2=19683 sorts exist and also remarkably reducing the asymmetry of switching time.例文帳に追加

３^３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができる三値論理関数回路を提供する。 - 特許庁

To provide an automatic high-order synthesis method which restrains a decrease in degree of flexibility due to the integration of variable array in a high-order synthesis and generates the RTL description of a logic circuit which is small in circuit area and operates at a high-speed, and a high-order synthesis program therefor.例文帳に追加

変数配列の統合による高位合成での自由度の減少を抑制し、回路面積が小さく、高速動作が可能な論理回路のＲＴＬ記述を生成する自動高位合成方法及び高位合成プログラムを提供する。 - 特許庁

The logic circuit 20 sets the capacitance value of the variable capacitance 18 larger when a collector voltage applied to the collector voltage terminal Vc is higher than a predetermined voltage compared to the one when the collector voltage is at the predetermined voltage or lower.例文帳に追加

ロジック回路２０は、コレクタ電圧端子Ｖｃに印加されたコレクタ電圧が所定電圧より高い場合に、コレクタ電圧が所定電圧以下の場合よりも可変容量１８の容量値を大きくする。 - 特許庁

To provide a ternary logic function circuit whereby types of basic circuits for achieving all two variable ternary logic function circuits of 3^3^2=19683 types can remarkably be reduced, the asymmetry of switching times can considerably be decreased, the operating speed of the logic function circuits is improved, and the symmetry of the waveform can be enhanced.例文帳に追加

３^３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができ、且つ、論理関数回路の動作速度の向上及び波形の対称性の向上を図ることができる三値論理関数回路を提供する。 - 特許庁

A variable voltage part 12 varies voltage to be applied to the variable capacitance diode 11 according to external setting or an internal state (detected noise quantity, an operation frequency of a logic circuit 14, etc.), so that even after mounting a semiconductor device 10 on a mounting board, the capacity value of the variable capacitance diode 11 can be set to a value suitable for noise.例文帳に追加

可変電圧部１２は、外部からの設定または内部の状態（検出されるノイズ量やロジック回路１４の動作周波数など）に応じて可変容量ダイオード１１に印加する電圧を可変することにより、半導体装置１０を実装基板に実装した後でも、可変容量ダイオード１１の容量値をノイズに適した値に設定できる。 - 特許庁

The output buffer 3 has a selector 20 on the front stage, and has the variable resistance part 12 in its on resistor, the inversion circuit 22 can select a signal to be input in an output buffer 6 by selector logic, inverts a data signal, and adjusts the pre-emphasis amount of a tap by a select signal of the selector logic.例文帳に追加

出力バッファ３は、前段にセクレタ２０を有し、オン抵抗に可変抵抗部分１２を有しており、反転回路２２は、セレクタ論理により出力バッファ６に入力する信号を選択可能で、データ信号を反転し、そして、セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整する。 - 特許庁

An adding circuit 103 logic-inverts the monitor signal input from the optical modulator 101 and a low-frequency signal input from a variable ATT 108 and output from a low-frequency generating circuit 110, and adds them to an offset signal attenuated by an arbitrary amount.例文帳に追加

加算回路１０３は、光変調器１０１から入力されるモニタ信号と、可変ＡＴＴ１０８から入力される低周波発生回路１１０から出力された低周波信号を必要に応じて論理反転させ任意の量だけ減衰させたオフセット信号とを加算する。 - 特許庁

Since signal lines can be selected and utilized in accordance with the number of signal lines used for respective variable logic elements 10, 20, 30 determined on the basis of a result of dividing a circuit to be verified, the signal lines can be efficiently utilized.例文帳に追加

このため、検証対象回路を分割した結果に基づき定まる各可変論理素子１０、２０、３０が使用する信号線の本数に応じて、信号線を選択して利用できるため、信号線を効率的に利用できる。 - 特許庁

The amount of light of the white light-emitting diode D is detected by a photodiode PD and amplified by an error amplifier OP and its feedback resistor R, and given to a logic control circuit CTL, and thereby the resistance of the variable resistor Rset is changed.例文帳に追加

白色発光ダイオードＤの発光光量をフォトダイオードＰＤで検知し、エラーアンプＯＰおよびその帰還抵抗Ｒで増幅し、ロジックコントロール回路ＣＴＬに与え、可変抵抗Ｒｓｅｔの抵抗値を変化する。 - 特許庁

In the method, an RTL library where delay variable are written so that the delay information of a circuit can be written is stored to an RTL library storing means 13-1, while writing operation of each of the basic logic cells in RTL.例文帳に追加

基本論理セルの各々の動作をＲＴＬで記述するとともに、回路の遅延情報を記述できるように遅延変数を記述したＲＴＬライブラリをＲＴＬライブラリ記憶手段１３−１に格納しておく。 - 特許庁

A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time.例文帳に追加

多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。 - 特許庁

For each level of BDD, first and second MOS transistors which correspond to all variable nodes contained within the same level are horizontally aligned and vertically stacked for each level of BDD to design the layout of the cells of the pass transistor logic circuit.例文帳に追加

ＢＤＤの各レベルについて、同一レベル内に含まれる全ての変数ノードに対応する第１および第２のＭＯＳトランジスタを水平方向に並べ、かつＢＤＤのレベル毎に垂直方向に縦積みする構造として、パス・トランジスタ論理回路のセルのレイアウトを設計する。 - 特許庁

Since the pulse width is expanded by the pulse width expanding logic circuit 23 and also a signal with an expanded pulse width and a timing control signal for performing logical operation are constituted of plural signals of different frequencies, a variable control range of the a change-over timing of an analog switch can be extended.例文帳に追加

パルス幅拡張用論理回路２３でパルス幅を広げるとともに、パルス幅を広げた信号と論理演算を行うタイミング制御信号を周波数の異なる複数の信号で構成するため、アナログスイッチＳＷの切替タイミングの可変制御範囲を広げることができる。 - 特許庁

The logic model 10 comprises a trigger signal generation part 40 generating a trigger signal preVP1 for triggering operation of the voltage generation circuit 20, a counter part 60 changing a counter variable (RISE, FALL) based on a clock signal CLK, and an initialization part 50 resetting the counter variable (RISE, FALL) to an initial value every time the trigger signal preVP1 is changed.例文帳に追加

その論理モデル１０は、電圧発生回路２０の動作をトリガするトリガ信号ｐｒｅＶＰ１を生成するトリガ信号生成部４０と、クロック信号ＣＬＫに基づいてカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を変化させるカウンタ部６０と、トリガ信号ｐｒｅＶＰ１が変化する毎にカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を初期値にリセットする初期化部５０とを備える。 - 特許庁

The non-contact power supply device has a function that determines the oscillation timing of a pulse signal input to a gate terminal of the switching element that excites the secondary-side winding by using first to third flip-flops 103, 116 and 102, first and second counter circuits 104, 105, and a both-end voltage variable circuit 117 composed of a logic element group 118.例文帳に追加

２次側巻線を励磁するスイッチング素子のゲート端子に入力するパルス信号の発振タイミングを、第１〜３のフリップフロップ１０３，１１６，１０２と、第１，２のカウンタ回路１０４，１０５および論理素子群１１８からなる両端電圧可変回路１１７によって決定する機能を備えて構成した。 - 特許庁