「"離絶"」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

ｐ型シリコン基板１の表面にｎ型ウェル領域３，ｐ型ウェル領域４を形成し、このウェル領域３，４間を素子分離絶縁膜２によって分離している。例文帳に追加

An n-type well region 3 and a p-type well region 4 are formed on the surface of a p-type silicon substrate 1, and an element separation insulation film 2 separates between the well regions 3 and 4. - 特許庁

このとき、酸化保護膜３８で覆われていない領域では、ＧａＮ層３３及びＡｌＧａＮ層３７が表面側から酸化されてＡｌＧａＮとＧａＮの酸化物からなる素子分離絶縁膜３９が形成される。例文帳に追加

At this time, in the region not covered with the oxidized protective film 38, the GaN layer 33 and the AlGaN layer 37 are oxidized from the surface inside, and the element seperately insulating film 39 made of the oxides of the AlGaN and GaN are formed. - 特許庁

ＭＯＮＯＳ型の半導体記憶装置で、メモリセルトランジスタ間の素子分離絶縁膜の上面の高さが、電荷蓄積膜の厚さの範囲に位置するように制御された半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device of which the height of upper face of an element isolation insulating film between memory cell transistors is controlled so that the upper face is positioned within the thickness range of a charge storage film in an MONOS type semiconductor memory device. - 特許庁

第１のアクセストランジスタＴｒＡ１の活性領域と基板コンタクト領域Ｒｓｕｂが平面視して一体になるように分離絶縁膜２６を形成する。例文帳に追加

An isolation insulating film 26 is formed so that an active region of a first access transistor TrA1 and a substrate contact region Rsub can be integrated with each other in a plan view. - 特許庁

接地電極により電位固定されているｐ^-ウェル２３領域内の分離絶縁膜によって分離されたフィールドダミー領域には、ＣＭＰ工程において利用されるダミーパターンが配置されている。例文帳に追加

Dummy patterns used in a CMP process are arranged in a field dummy area, separated by a separation insulating film in a p- well 23 which is potential-fixed by a ground electrode. - 特許庁

また、素子分離絶縁膜２とウェルとの境界上において、ゲート電極５がゲート長方向に突出する突出部を有するようなハンマーヘッド形状とする。例文帳に追加

Furthermore, on a boundary of the device separation insulating film 2 and the well, the gate electrode 5 is formed into a hammer head shape to have a protruding portion protruded in a gate length direction. - 特許庁

拡散層３、素子分離絶縁膜６、酸化シリコン膜７を形成後、フローティングゲート電極１５となる多結晶シリコン膜を堆積し、ＣＭＰにより表面を平坦にする。例文帳に追加

A diffusion layer 3, an element isolation insulating film 6, a silicon oxide film 7 are formed, then a polycrystalline silicon film to be a floating gate electrode 15 is deposited, and then the surface thereof is planarized by a CMP method. - 特許庁

基板１の表層部をＳＴＩ技術により形成したトレンチ２とトレンチ２内に充填した素子分離絶縁膜４とにより絶縁分離して素子形成領域を形成する。例文帳に追加

A surface layer of a substrate 1 is subjected to dielectric isolation by using a trench 2 formed by an STI technique and an element isolation insulating film 4 with which the inside of the trench 2 is filled, and an element forming region is formed. - 特許庁

熱酸化によって形成するシリコン酸化膜の膜厚を均一にし、シリコン基板の突起やシリコン酸化膜の鋭角部の発生を回避し得る素子間分離絶縁膜の形成方法を得る。例文帳に追加

To provide a method for forming inter-element isolating insulation film by which the occurrence of the projections on a silicon substrate and acute- angle portions on a silicon oxide film formed through thermal oxidation can be avoided by making the thickness of the silicon oxide film uniform. - 特許庁

メモリ領域とロジック領域とが混載された半導体装置において、ロジック領域における素子の加工精度を良好に保つとともに、メモリ領域の素子分離絶縁膜部分での接合リークを防ぐ。例文帳に追加

To properly keep the working accuracy of an element in a logic region, and to prevent a junction leakage in the element separation insulating film of a memory region, concerning a semiconductor device mounting the memory region and the logic region by mixture. - 特許庁

ＰＴＩ構造の分離絶縁膜を備えた半導体装置において、基板浮遊効果を抑制し、分離特性および耐圧の向上した半導体装置およびその製造方法を得ることを目的とするものである。例文帳に追加

To obtain a semiconductor device and a method for manufacturing the same, for improving separating characteristics and a withstand voltage by suppressing a board floating effect, in a device having a separately insulating film of a PTI structure. - 特許庁

Ｓｉ基板１には、ソース・ドレイン領域及びビット線として機能する埋め込み導体膜２及び拡散層３と、埋め込み分離絶縁膜７とが設けられている。例文帳に追加

In an Si substrate 1, buried conductor films 2 which function as source-drain areas and bit lines, diffusion layers 3, and buried separating insulating films 7 are provided. - 特許庁

素子分離絶縁膜は、第１領域においては第１の高さを有する一方、第２領域においては第１の高さよりも高い第２の高さを有する。例文帳に追加

An element isolation insulating film has a first height in a first region, whereas has a second height higher than the first height in a second region. - 特許庁

活性領域を分離するための素子分離領域を含む回路部と、マーク部とを基板に有する半導体装置であって、該マーク部に形成された素子分離溝と、該素子分離溝内に形成された素子分離絶縁膜と、該素子分離絶縁膜の表面の少なくとも一部を覆うエッチングストッパー膜と、該基板の全面に形成された層間絶縁膜と、該層間絶縁膜の表面から該基板の表面まで達するコンタクトホールと、を備えたことを特徴とする。例文帳に追加

The semiconductor device comprises: an element isolation groove formed in the mark portion; an element isolation insulating film formed within the element isolation groove; an etching stopper film covering at least a part of an surface of the element isolation insulating film; an interlayer insulating film formed on the whole surface of the substrate; and a contact hole extending from a surface of the interlayer insulating film to a surface of the substrate. - 特許庁

本発明に係る半導体装置は、第１導電型の半導体層に形成された素子分離絶縁膜により区分された領域に、ゲート絶縁膜を介して形成されたゲート電極と、第２導電型のソース領域及びドレイン領域とを有する。例文帳に追加

The semiconductor apparatus has a gate electrode formed through a gate insulating film, and a second conductive type source area and a drain area, in an area segmented by an element separation insulating film formed in a first conductive type semiconductor layer. - 特許庁

この基板上を隔離絶縁層でカバーし、基板上方に共電極層を形成し、その中、各画素に対して、スキャン信号ライン区域と資料信号ライン区域の交叉する附近にスイッチデバイスである薄膜トランジスタ３０５を設ける。例文帳に追加

An isolated insulating layer covers a substrate and a common electrode layer is formed above the substrate and a thin film transistor 305 being the switch device is provided in a vicinity where the scan signal line region and the data signal line region cross with respect to respective pixels therein. - 特許庁

素子分離絶縁膜１２を選択的に除去した半導体基板１１の所定領域上に層間絶縁膜１５及びシリコン窒化膜１６が積層され、このシリコン窒化膜１６上に下部電極１７がストライプ状に形成されている。例文帳に追加

An interlayer insulating film 15 and a silicon nitride film 16 are laminated on a predetermined region of a semiconductor substrate 11 in which an element isolation insulating film 12 is selectively removed, and a lower electrode 17 is formed in a stripe shape on this silicon nitride film 16. - 特許庁

この半導体装置１は、ゲート電極４の両側の半導体基板１に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜２の下段部、およびゲート電極４を覆って形成されたストレスライナー膜３とをさらに備えている。例文帳に追加

The semiconductor device 1 further includes a semiconductor region which becomes a source or a drain formed on the semiconductor substrate 1 at both sides of the gate electrode 4, and the stress liner film 3 formed by covering the semiconductor region, the lower stage of the element isolation insulating film 2, and the gate electrode 4. - 特許庁

導電性不純物の相互拡散や、ホウ素の突き抜けによる特性の変動を抑制しつつ、埋め込み型の素子分離絶縁膜を採用することによるゲート加工の困難性を解消することができる半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device and its manufacturing method for eliminating the hardness of gate working due to the employment of an embedded type element isolation insulation film while restraining the fluctuation of characteristics due to the mutual diffusion of conductive impurities or the penetration of boron. - 特許庁

また、コンタクトホール１１Ｎは、ＳＯＩ基板１の素子分離領域において、層間絶縁膜１０の上面とＳＯＩ層４の上面との間で層間絶縁膜１０及び素子分離絶縁膜９を選択的に貫通して形成されている。例文帳に追加

A contact hole 11N is formed selectively penetrating through an interlayer insulating film 10 and the element isolation insulating film 9 between the upper surface of the interlayer insulating film 10 and the upper surface of the SOI layer 4. - 特許庁

素子分離絶縁膜２上には、コントロールゲート電極３とは第１の保護絶縁膜７及び第２のゲート絶縁膜１０によって絶縁され、且つフローティングゲート電極４とはトンネル絶縁膜１２を介してトンネル結合した消去ゲート電極５が形成されている。例文帳に追加

An erasing gate electrode 5 insulated from the control gate electrode 3 by a first protection insulation film 7 and a second gate insulating film 10 and tunnel-coupled to the floating gate electrode 4 through a tunnel insulation film 12 is formed on the element separating insulation film 2. - 特許庁

熱処理によって、半導体基板に導入された不純物を活性化させると共に、素子形成や素子分離絶縁膜１５の形成において無欠陥層１３の表面側に形成された結晶欠陥を、ゲッタリング領域１４に捕獲させる。例文帳に追加

Impurities introduced into a semiconductor substrate are activated by heat treatment, and crystalline defects formed in a surface side of the non-defect layer 13 during formation of the element or insulating film 15 are captured in the gettering region 14. - 特許庁

半導体基板１０１の活性領域上にゲート電極１０４ａを形成すると共に、該活性領域を囲む素子分離絶縁膜１０２上に、ゲート電極１０４ａと同一材料からなるゲート配線１０４ｂを形成する。例文帳に追加

A gate electrode 104a is formed on an active region of a semiconductor substrate 101, and a gate interconnect line 104b, consisting of the same material as the gate electrode 104a, is formed on an element isolation insulating film 102 surrounding the active region simultaneously. - 特許庁

即ち、素子分離絶縁膜１６の上部にはゲート電極１３を挟むようにゲート電極１３と平行に溝が形成され、該溝は、アモルファスシリコンを熱酸化して形成された応力付与膜１７により埋め込まれている。例文帳に追加

That means, a trench is formed in parallel to a gate electrode 13 on the upper part of the element isolation insulating film 16 so as to sandwich the gate electrode 13, and the trench is buried by the stress providing film 17 formed by thermal oxidation of the amorphous silicon. - 特許庁

ここで、第１のトランジスタ２００のゲート幅方向における一つのトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｃ_ｘが、第２のトランジスタ２０２のゲート幅方向におけるトレンチ１６２間の間隔ａ_ｘよりも狭い。例文帳に追加

In this case, the distance c_x between the single trench 162 in the gate width direction of the first transistor 200 and the element isolation insulation film 110 is smaller than the distance a_x between the trenches 162 in the gate width direction of the second transistor 202. - 特許庁

ｎ型ＭＯＳＦＥＴでは、素子分離絶縁膜のうちの第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎに隣接する部分の上面３５Ｎは、第１ソース領域及び第１ドレイン領域の上面２５Ｎよりも下方に位置する。例文帳に追加

An upper face 35N of a portion of the element-isolation insulating film, adjacent to a first source region 21N and a first drain region 22N of the n-type MOSFET, is positioned below an upper face 25N of the first source region and the first drain region. - 特許庁

ｐ型ＭＯＳＦＥＴでは、素子分離絶縁膜のうちの第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐに隣接する部分の上面３５Ｐは、第２ソース領域及び第２ドレイン領域の上面２５Ｐよりも上方に位置する。例文帳に追加

An upper face 35P of a portion of the element-isolation insulating film, adjacent to a second source region 21P and a second drain region 22P of the p-type MOSFET, is positioned above an upper face 25P of the second source region and the second drain region. - 特許庁

ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor device by which a substrate floating problem and a hot carrier problem liable to occur in an SOI device can be sufficiently suppressed, and crystal defect generation in a neighboring structure of a partial separation insulating film hardly occurs even if the partial separation insulating film is widely distributed. - 特許庁

基板２上に埋込絶縁層３を介して形成された半導体層４内に、それぞれ素子分離絶縁層により周囲を囲まれ形成され、かつ、半導体層４の一部に空乏化されない中性領域４ｃを備える複数の絶縁ゲート電界効果トランジスタを有する。例文帳に追加

A plurality of insulated gate field-effect transistors, which are formed surrounded by an element isolation insulating layer and provided with a neutral region 4c which is not depleted in a part of a semiconductor layer 4, are formed in the semiconductor layer 4 formed on a substrate 1 via an embedded insulating layer 3. - 特許庁

一方、素子分離絶縁領域２１によって画定された上記積層基板１１の第２の領域には、上記歪Ｓｉ層１４ａよりも膜厚の薄い、第２の膜厚を有する歪Ｓｉ層１４ｂを備えるＰＭＯＳトランジスタが形成されてなる構成となっている。例文帳に追加

At the same time, a PMOS transistor comprising a distorted Si layer 14b having a second film thickness thinner than that of the layer 14a is formed in a second region of the substrate 11 delimited by the region 21. - 特許庁

たとえば、Ｓｉ基板１２上にＳｉＧｅ層１３を介して歪Ｓｉ層１４が積層された積層基板１１の、その表面の、素子分離絶縁領域２１によって画定された第１の領域には、第１の膜厚を有する歪Ｓｉ層１４ａを備えるＮＭＯＳトランジスタが形成されている。例文帳に追加

For instance, an NMOS transistor comprising a distorted Si layer 14a having a first film thickness is formed in a first region delimited by an element separating insulation region 21 on the surface of a laminated substrate 11 laminated by the distorted Si layer 14 through an SiGe layer 13 on the Si substrate 12. - 特許庁

溝ゲート構造となる溝内において、拡散層間分離絶縁膜を拡散層に対して選択的にウェットエッチングして拡散層が突出部した構造を形成し、さらに突出した拡散層を選択エピタキシャル成長させることで拡散層の突出部に庇状の構造を形成する。例文帳に追加

In the trench forming a trench gate structure, an inter-diffusion-layer isolation insulating film is selectively wet etched to a diffusion layer so that the diffusion layer is projected, and the projected diffusion layer is selectively epitaxially grown so that the projected portion of the diffusion layer forms an eaves structure. - 特許庁

メモリセルトランジスタの素子分離絶縁膜をメモリセル一つおきに、消去ゲート電極の下にのみ形成したフローティングゲート型半導体記憶装置において、フローティングゲート電極やコントロールゲート電極パターン形成時のフォーカスマージンの確保を容易にする。例文帳に追加

To easily ensure a focus margin, when forming a floating gate electrode pattern and a control gate electrode pattern in a floating gate type semiconductor memory device, in which an element isolation insulating film of a memory cell transistor is formed every other memory cell only under an erasing gate electrode. - 特許庁

分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲むことで、ソース／ドレイン領域１１が形成された領域とコントロールゲート用不純物拡散領域１４とを分け隔てている。例文帳に追加

An isolation insulating layer 6 isolates a region where the source-drain region 11 is formed from the impurity diffusion region 14 for control gate by surrounding the periphery of the impurity diffusion region 14 for control gate while reaching the buried insulating layer 2 from the surface of the semiconductor layer 3. - 特許庁

トレンチ分離絶縁膜４は、中央部分においてはＳＯＩ層３を貫通して埋め込み酸化膜２に達して完全分離構造となり、両端縁部においては、その下部にＳＯＩ層３を有して部分分離構造となった併合分離構造を有している。例文帳に追加

The trench isolation insulating film 4 is embedded through the SOI layer 3 in a central portion and reaches an oxide film 2 to form a completely isolated structure, and has a merged isolated structure which forms a partially isolated structure by containing the SOI layers 3 at its lower parts at both edges thereof. - 特許庁

素子分離絶縁膜４では、活性領域１ｂの周辺に位置する周辺部分４ｂの上面が活性領域１ｂの上面よりも下方に位置し、活性領域１ｃの周辺に位置する周辺部分４ｃの上面が活性領域１ｃの上面よりも下方に位置している。例文帳に追加

In the isolation insulation film 4, the upper surface of a periphery 4b provided around the active region 1b is positioned below the upper surface of the active region 1b, and the upper surface of a periphery 4c provided around the active region 1c is positioned below the upper surface of the active region 1c. - 特許庁

基体の表面にトレンチを形成、トレンチ内に分離絶縁膜２を形成し、前記基体と反対側に設けた凹部の底部上に下部電極２３を、前記下部電極上に誘電体層２４を、前記誘電体層上に上部電極２５を、それぞれ形成する。例文帳に追加

A method for manufacturing the capacitive element comprises the steps of forming a trench on the surface of a base, forming a separate insulation film 2 in the trench, and forming a lower electrode 23 in the bottom of a recess provided at an opposite side to the base, a dielectric layer 24 on the lower electrode and an upper electrode 25 on the dielectric layer. - 特許庁

次に、第１導電体膜（２２）と素子分離絶縁膜（２）（３）との上に、第１方向に直角な第２方向に延伸する開口部（２６）を有する窒化膜（２５）を形成した後、その開口部（２６）の側面の各々にスペーサー絶縁膜（１３）を形成する。例文帳に追加

Subsequently, a nitride film (25), having an opening (26) stretching out in the second direction perpendicular to the first direction, is formed on the first conductor film (22) and the element separating insulating films (2) and (3), and then spacer insulating films (13) are formed on the side faces of the opening (26), respectively. - 特許庁

そして、前記ソース領域とドレイン領域の少なくとも一方が、第１の低濃度領域と高濃度領域とを有し、前記素子分離絶縁膜の下側に形成されたチャネルストッパ領域と、前記ソース領域及びドレイン領域との間に第２導電型の第２の低濃度領域を有する。例文帳に追加

At least, one of the source area and the drain area has a first low concentration area and high concentration area, and has a channel stopper area formed at a lower side of the element separation insulating film and a second low concentration area of a second conductive type between the source area and the drain area. - 特許庁

ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device and manufacturing method thereof where such problems as substrate soaring and hot carrier which are easy to occur with an SOI device are sufficiently suppressed while crystal defect is hard to occur at a surrounding structure even with a wide spread partial separation insulating film. - 特許庁

分離絶縁膜２の上面は、チャネル領域５の側面に隣接する溝の部分ではチャネル領域５の上面よりも低く後退しており、それ以外の領域ではチャネル領域５の上面と略同一の高さに設定されている。例文帳に追加

The groove of the upper surface of the separation insulating film 2 which adjoins the side surface of the channel region 5 is lower than the upper surface of the channel region 5, while the region other than that is almost level with the upper surface of the channel region 5. - 特許庁

隣接するデータ転送線コンタクトの間の素子分離絶縁膜24の上面の高さは、第１の選択ゲートトランジスタとデータ転送線コンタクトとの間の素子領域における半導体基板23の主表面の高さより高い。例文帳に追加

The height of the upper surface of an element separation insulating film 24 between an adjacent data transfer line contacts is higher than that of the main surface of a semiconductor substrate 23 in an element region between the first selection gate transistor and data transfer line contact. - 特許庁

（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。例文帳に追加

The semiconductor device is manufactured by a method comprising: (a) a step of preparing a substrate on which a silicon layer 1c is formed via an insulating layer 1b; and (b) a step of forming an element isolation insulating film 3 in the silicon layer in the first isolation region and the second isolation region of the substrate. - 特許庁

フッ酸とリン酸両方に対してエッチング耐性があり、フッ酸やリン酸の処理による素子分離絶縁膜の後退を防止することができる半導体装置及びその製造方法と、それに用いる酸窒化シリコン膜の形成方法を提供する。例文帳に追加

To provide a semiconductor device and a method for manufacturing the same ensuring etching resistance for both hydrofluoric acid and phosphoric acid, and preventing withdrawal of an element isolating and insulating film due to the processes by hydrofluoric acid and phosphoric acid, and to provide a method for forming an oxynitrided silicon film used for the same device and method. - 特許庁

一方、電極非実装領域５は、アレイ基板１上に絶縁層２５、２６および絶縁層２７が順次積層された構造を備えたダミー構造２８が、分離絶縁層２３の配置パターンとほぼ同様に配置された凹凸構造を有する。例文帳に追加

An electrode non-mount area 5, on the other hand, has an uneven structure wherein a dummy structure 28 having insulating layers 25 and 25 and an insulating layer 27 layered in order on the array substrate 1 is arranged almost similarly to the arrangement pattern of the separate insulating layer 23. - 特許庁