「"離絶"」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

トレンチ分離絶縁膜１４が埋め込まれたトレンチ１３上部にも所定厚さだけシリコン膜１５が設けられているので、トレンチ１３上部においてもシリコンの供給が妨げられることはない。例文帳に追加

Since the silicon film 15 is formed only for the predetermined thickness also in the upper part of the trench 13 where the trench separated insulating film 14 is embedded, the supply of the silicon is not disturbed even in the upper part of the trench 13. - 特許庁

周辺回路部において、素子分離絶縁膜２上に第１の絶縁膜６を介して第２のゲート電極材からなる抵抗素子７ａとを備える。例文帳に追加

In the peripheral circuit section, a resistive element 7a is provided comprising the second gate electrode material via the first insulating film 6 on the element isolation insulating film 2. - 特許庁

フローティングゲート電極としての導電膜を素子分離絶縁膜を利用して自己整合的に形成すると同時に、半導体素子としての導電膜を形成することが可能な技術を提供する。例文帳に追加

To provide a technology of forming a conductive film as a floating gate electrode in a self-matching manner using an element isolating-insulating film, and forming a conductive film as a semiconductor element. - 特許庁

パワーモジュール内にコイルを配置するときに、その場所にかかわらず、パワーモジュール内の該コイルの両端間の回路系を構造的に分離絶縁する。例文帳に追加

When coils are arranged in a power module regardless of their locations, a circuit system is separated and insulated between both the ends of the coils in the power module. - 特許庁

素子分離絶縁層６に周囲を囲まれてコンタクト６ａが形成され、コンタクト６ａを介して近隣の中性領域４ｃと電気的に接続する電極１４が設けられている。例文帳に追加

A contact 6a is formed surrounded by the element isolation insulating layer 6, and an electrode 14 which is connected electrically with the adjacent neutral region 4c via the contact 6a is formed. - 特許庁

フローティングゲート電極１０５は、隣合う２つの素子分離絶縁膜１０３の側壁およびゲート絶縁膜１０４の表面に沿ったＵ字型断面形状に形成されている。例文帳に追加

A floating gate electrode 105 is formed in a letter U in cross section, along the sidewalls of two neighboring device isolating insulating films 103 and the surface of a gate insulating film 104. - 特許庁

分離絶縁膜４の上部表面は、半導体基板の主表面のレベルとほぼ同じか、主表面のレベルより下に位置し、かつ、第１導電型領域２と第２導電型領域１１ｂとの接合界面よりも上に位置する。例文帳に追加

The upper surface of the film 4 is positioned at the level of the main surface of the substrate 1 or is positioned under the level of the main surface and is positioned over the level of the junction interface between the regions 2 and 11b. - 特許庁

Ｎ型拡散層５４を取り囲むように半導体基板表面に素子分離絶縁膜６が形成され、その周囲にガードリング（ガードリング用ウェル）３が形成されている。例文帳に追加

An element isolation dielectric film 6 is formed so as to surround an N type diffusion layer 54 and a guard ring 3 (guard ring well) is formed around the periphery. - 特許庁

ＳＴＩ型の素子分離構造を有するＣＭＯＳを形成する際、素子分離絶縁膜がイオン注入を受けて、エッチング速度の変化により、高さが異ならない半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device, wherein an etching height is not varied by a change in an etching speed due to ion implantation to an element isolation insulating film when forming a CMOS having an STI type element isolation structure. - 特許庁

素子分離絶縁膜１２に囲まれた半導体基板１１の所定領域上に層間絶縁膜１５及びシリコン窒化膜１６が積層され、このシリコン窒化膜１６上に下部電極１７がストライプ状に形成されている。例文帳に追加

An interlayer insulating film 15 and a silicon nitride film 16 are laminated on a predetermined region of a semiconductor substrate 11 surrounded by an element isolation insulating film 12, and a lower electrode 17 is formed in a stripe shape on this silicon nitride film 16. - 特許庁

素子分離絶縁膜上に複数の容量素子が形成された半導体装置において、複数の容量素子の寄生容量を低減するとともに、相対精度の向上を図る。例文帳に追加

To reduce parasitic capacitance of a plurality of capacitance elements and improve relative accuracy in a semiconductor device where a plurality of capacitive elements are formed on an element isolating insulation film. - 特許庁

トレンチ分離絶縁の側部に形成される掘れ下がり部にゲート電極が回り込んで、トランジスタのＩｄ−Ｖｇ特性にハンプが生じるのを防止する。例文帳に追加

To prevent a hump from occurring in the Id-Vg characteristics of a transistor due to the fact that a gate electrode is sneaked to a recess formed on the side of a trench isolation insulating film. - 特許庁

ＤＲＡＭセルが形成される活性領域７は、シリコン基板１に形成された分離トレンチ４０により規定され、分離トレンチ４０内には分離絶縁膜４が形成される。例文帳に追加

An active region 7 for formation of DRAM cells is prescribed by a separation trench 40 formed in a silicon substrate 1, and an isolation insulating film 4 is formed in the separation trench 40. - 特許庁

素子分離絶縁膜５ａの底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、イオン注入によって、素子分離のためのＰ型不純物が不純物濃度Ｐ１で注入されている。例文帳に追加

Part of a silicon layer 3 held between a bottom face of an element isolation insulation film 5a and a top face of a BOX layer 2 is doped with a P-type impurity for element isolation at a concentration P1 by ion implantation. - 特許庁

このとき、ゲート絶縁膜３は積層膜に覆われているため、素子分離絶縁膜２上であっても、ゲート絶縁膜３の減耗、即ち後退は生じない。例文帳に追加

In this case, since the gate insulation film 3 is covered with the lamination film, no abrasion of the gate insulation film 3, namely weakening occurs even on an element isolation insulation film 2. - 特許庁

コントロールゲートとフローティングゲートとの間に形成される絶縁膜のエッチング時の素子分離絶縁膜のエッチングを抑制することができる半導体記憶装置の製造方法を得ること。例文帳に追加

To provide a method for manufacturing a semiconductor memory device which suppresses the etching of an element isolation insulating film when an insulating film formed between a control gate and a floating gate is etched. - 特許庁

有機層１５は、下部電極１３の上面１３Ｃおよび側面１３Ｄの全部を覆って形成することにより画素分離絶縁膜を不要としてもよい。例文帳に追加

It is acceptable that the organic layer 15 dispenses with the pixel separation insulating film by forming by entirely covering an upper face 13C and a side 13D of the lower electrode 13. - 特許庁

素子分離絶縁膜の埋め込みアスペクトを小さくしてメモリセルの素子分離幅を小さくすることが可能な高密度不揮発性半導体記憶装置を提供する。例文帳に追加

To provide a high-density nonvolatile semiconductor storage device capable of reducing an element isolation width of a memory cell by reducing the embedding aspect of an element insolation insulating film. - 特許庁

埋め込み酸化膜１２上の活性層１３の内部で、素子分離絶縁膜１４の近傍にゲッタリング層としての２次欠陥層１５、１５−１を形成する。例文帳に追加

Inside an active layer 13 on an embedded oxide film 12, secondary defect layers 15 and 15-1 used as a gettering layer are formed near an element isolation insulating film 14. - 特許庁

これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。例文帳に追加

Thus, the percentage occupied by the dummy region DM1 whose resistance value is lower than a silicon layer 3b under the partial separation insulating film 5b increases, to suppress a substrate soaring problem and hot carrier problem. - 特許庁

さらにマスクパターンを除去し、半導体基板表面から突出する素子分離絶縁膜の周囲に、半導体基板表面から半導体層をエピタキシャルに再成長させる。例文帳に追加

In addition, the mask pattern is removed, and a semiconductor layer is epitaxially regrown from the surface of the semiconductor substrate around the element isolation dielectric that projects from the surface of the semiconductor substrate. - 特許庁

浮遊ゲート６上の第２のゲート絶縁膜７は、浮遊ゲート６と共に、素子分離絶縁膜４上でスリット１３により隣接するメモリセル間で分離される。例文帳に追加

By a slit 13 on the element isolating insulation film 4, between adjacent memory cells; the second gate insulating film 7 on the floating gate 6 is separated together with the floating gate 6. - 特許庁

この素子分離絶縁膜３上方には、端子部１１とこの端子１１間に形成された抵抗部１２とを備えたポリシリコン抵抗素子１０が形成されている。例文帳に追加

The polysilicon resistive element 10 having terminal portions 11 and a resistance portion 12 formed between the terminal portions 11 is formed on the upper part of the element isolation-insulating film 3. - 特許庁

素子分離絶縁膜に接する素子拡散層の端部形状を改善することにより、優れた電気的特性を得ることを可能とした半導体装置の製造方法を提供する。例文帳に追加

To provide a manufacturing method of a semiconductor device that can obtain superior electric characteristic by improving the end-part shape of an element diffusion layer in contact with an element isolation insulating film. - 特許庁

また、選択的に埋め込み酸化膜２が形成されずに窪んだ領域と素子分離絶縁膜９との位置を同じくすることにより、面内の段差は大幅に低減できるという利点も有する。例文帳に追加

Moreover, by equating the positions of the recessed region without selectively forming the film 2 and the film 9 with each other, the device has also an advantage that steps within the surface of the substrate 1 can be significantly reduced. - 特許庁

半導体装置の微細化に対しても素子間分離特性の良好な素子分離絶縁膜、これを含む半導体装置、およびその製造方法を提供する。例文帳に追加

To enable a semiconductor device to be kept high in inter-element isolation characteristics even if the semiconductor device is lessened in size. - 特許庁

シリコン層３にトレンチ形成マスクの開口部６から異方性ドライエッチングによりトレンチ７を形成し、その内部に分離絶縁膜としての酸化膜９をＣＶＤ法により形成する。例文帳に追加

A trench 7 is provided to a silicon layer 3 by anisotropic dry etching through the opening 6 of a trench forming mask, and an oxide film 9 is formed as an isolation insulating film inside the trench 7 through a CVD method. - 特許庁

シリコン層１１３に形成されるＭＯＳトランジスタ１１４等の半導体素子が形成されている素子領域１０１を切れ目無く取り囲む素子分離絶縁層１０２が形成されている。例文帳に追加

An element isolation insulating layer 102 is continuously, formed surrounding an element region 101 where a semiconductor device, such as a MOS transistor 114 or the like is formed on the silicon layer 113. - 特許庁

その結果、ソース配線２１が延伸する方向に複数の素子領域及び素子分離絶縁膜上に亘って形成された下部導体配線５３によってソース配線２１の空洞２２が埋まる。例文帳に追加

As a result, the cavity 22 of the source wiring 21 is filled with the lower conductive wiring 53 formed in the extending direction of the source wiring 21 over a plurality of element areas and an element isolation insulating films. - 特許庁

素子分離絶縁膜の埋め込みアスペクトを小さくしてメモリセルの素子分離幅を小さくするとともに加工制御性に優れた、低コスト高密度の不揮発性半導体記憶装置およびその製造方法を提供する。例文帳に追加

To provide the non-volatile semiconductor memory device of low cost and high density reduced in the element separate width of a memory cell and improved in work controllability by reducing the embedding aspect of an element separate insulating film and a producing method therefor. - 特許庁

ＳＯＩ構造の高耐圧トランジスタを含む半導体装置であって、素子分離絶縁膜近傍の半導体層に生じうる寄生ＭＯＳトランジスタを抑制する。例文帳に追加

To provide a semiconductor device containing a high voltage transistor of SOI structure that suppresses a parasitic MOS transistor that may be generated in a semiconductor layer in the vicinity of element isolation insulating films. - 特許庁

また、ゲート電極９は、ボディ引き出し領域７上の第１ゲート電極部９ａと、チャネル領域６上の第２ゲート電極部９ｂと、素子分離絶縁膜４上の第３ゲート電極９ｃとで構成されている。例文帳に追加

Moreover, the gate electrode 9 is composed of the first gate electrode part 9a on the body lead region 7, the second gate electrode part 9b on the channel region 6, and the third gate electrode 9c on the element isolating insulating film 4. - 特許庁

静電容量部１００は、複数の単位静電容量部２１に分割され、該単位静電容量部２１の相互は分離絶縁層２０によって区画されている。例文帳に追加

The electrostatic capacity 100 is divided into a plurality of unit electrostatic capacities 21, and the unit electrostatic capacities 21 are demarcated from each other with isolation insulating layers 20. - 特許庁

この真性ベース拡散層７の外周と重畳してこの真性ベース拡散層７を取囲み、分離絶縁膜３に達する外部ベース拡散層６を形成する。例文帳に追加

An outer base diffusion layer 6 which is superposed with an outer circumference of the intrinsic base diffusion layer 7, encloses the intrinsic base diffusion layer 7, and reaches the isolation insulation film 3 is formed. - 特許庁

ＳＴＩ技術により素子分離絶縁膜が形成され、基板表面は平坦であり、トレンチ端部の落ち込みが抑制された半導体装置の製造方法を提供する。例文帳に追加

To provide the manufacture method of a semiconductor device, where an element separation insulating film is formed by means of STI technology, substrate surface is flat and the drop in the end part of a trench is suppressed. - 特許庁

素子分離絶縁膜と画素部の境界部に不純物を導入して、暗電圧や白傷の発生を抑え、撮像装置としての画質向上を図る。例文帳に追加

To improve the image quality of an imaging apparatus by introducing impurities into the boundary part of a pixel part with an element isolation insulating film and thereby suppressing the occurrence of dark voltage and white flaws. - 特許庁

半導体基板上には、第１方向を長手方向として且つ第１方向と直交する第２方向において素子分離絶縁膜を挟むように形成されるソース線が形成される。例文帳に追加

On the semiconductor, source lines are formed so as to sandwich an element isolation insulation film in a first direction as a longitudinal direction and a second direction perpendicular to the first direction. - 特許庁

第１の多結晶シリコン膜５の上部５ａのテーパ部５ａａの側部に形成された素子分離絶縁膜１１をドライエッチング処理で除去できる。例文帳に追加

The element separation insulating film 11 formed on the side of the tapered part 5aa of the upper part 5a of the first film 5 can be removed by the dry-etching process. - 特許庁

各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。例文帳に追加

Dummy regions CM1 which do not function as an element are formed with a constant interval in a partial separation insulating film 5b provided between MOS transistors TR1. - 特許庁

半導体装置において、活性領域と素子分離絶縁膜の界面に形成されるディボット(窪み)を抑制して、シリサイド化による接合リークの発生を防止する。例文帳に追加

To provide a semiconductor device in which a junction leakage due to silicidation is prevented by suppressing formation of a divot (depression) on an interface between an active region and a device isolation insulating film. - 特許庁

第２のゲート電極１１４ｂは、ゲート幅方向の少なくとも一方側の端部が溝型素子分離絶縁膜１２上の第２絶縁膜１１３ｂに対して素子領域側に後退している。例文帳に追加

At least one side of the second gate electrode 114b in the gate-width direction is retracted toward the element region side with respect to the second insulating films 113b on the groove-type element separation insulating film 12. - 特許庁

ＳＯＩ構造等を有する半導体基板１０の分離絶縁膜３の絶縁性を確実にチェックすることにより、信頼性の高い半導体装置を提供する。例文帳に追加

To provide a semiconductor device with high reliability by surely checking an insulation quality of an isolation insulating film 3 of a semiconductor substrate 10 having an SOI structure, etc. - 特許庁

素子分離絶縁膜４にはボロン等のｐ型不純物が注入されており、その不純物濃度は、ｐ型ウェル２の不純物濃度よりも大きい。例文帳に追加

A p-type impurity such as boron is injected into the element isolating insulating film 4 so that its impurity concentration is larger than that of the p-type well 2. - 特許庁

レジスト１０ａをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ１ａ内の側壁に残存する素子分離絶縁膜を除去する。例文帳に追加

A silicon oxide film is etched by wet etching, while using the resist 10a as a mask so as to remove the element isolation insulating film remaining on the sidewalls on each trench 1a. - 特許庁

素子分離絶縁層５１の上面は、浮遊電極層３２の側面から浮遊電極層４２の側面へ向かって上昇する傾斜ＴＬを有する。例文帳に追加

The upper face of the element isolation insulating layer 51 has an inclination TL ascending toward a side of the floating electrode layer 42 from a side of the floating electrode layer 32. - 特許庁