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"離絶"を含む例文一覧と使い方

該当件数 : 447



例文

第1電極13の周囲には、第1電極13に対して縁性を保って補助配線14が形成されており、第1電極13を露出させる第1開口15Aと補助配線14を露出させる第2開口15Bとを有する分離絶縁部15が形成されている。例文帳に追加

An auxiliary wiring 14 is formed on the periphery of the first electrode 13 in such a manner as to be insulated from the first electrode 13, and an isolation insulating portion 15 having a first opening 15A exposing the first electrode 13 and a second opening 15B exposing the auxiliary wiring 14 is formed. - 特許庁

低耐圧なnMOSに、素子分離絶縁膜よりも深くまで形成されたレトログレードウェル3が備えられている場合に、チャネル領域12よりも深く、かつレトログレードウェル3よりも浅くに、レトログレードウェル3と同じ導電型で構成されたパンチスルーストップ層10を備える。例文帳に追加

When the retrograde well 3 is formed in an nMOS with a low dielectric strength deeper than an element separation insulating film, this semiconductor device has a punch-through top layer which is formed deeper than a channel region 12 and shallower than the retrograde well 3 into the same conduction type with the retrogade well 3. - 特許庁

半導体基板10の表面には素子分離絶縁膜16を形成すると共に縁膜16の素子孔16a,16b内にはそれぞれゲート縁膜12A,12Bを形成し、ウェハ内周辺領域WSには縁膜12Bと同じ厚さの縁膜を形成する。例文帳に追加

An element-separation insulating film 16 is formed on the surface of a semiconductor substrate 10 and gate insulating films 12A, 12B are respectively formed in element holes 16a, 16b of the insulating film 16, and an insulating film having the same thickness as that of the insulating film 12B is formed in a peripheral region WS in a wafer. - 特許庁

素子分離絶縁膜4が、第1のシリコン酸化膜4a、例えばBPSG膜からなる第2のシリコン酸化膜4b、例えばシリコン窒化膜からなる不要物ブロック膜4c、塗布型縁膜4dが順次積層された4層構造に構成されている。例文帳に追加

The element isolating insulation film 4 is constituted of a 4-layered structure, in which a first silicon oxide film 4a, a second silicon oxide film 4b consisting of BPSG (boron phosphorous silicate glass) film, for example, a discard block film 4c consisting of silicon nitride film, for example, and an application type insulating film 4d which are laminated sequentially. - 特許庁

例文

次に、セレクトゲート領域Rsgからチャージ膜及びトンネル縁膜を除去し、素子分離絶縁膜12の上面12a及び半導体部分13の上面13aを連続した平坦面とするか、又は、上面12aを上面13aよりも上方に位置させる。例文帳に追加

Next, the charge film and tunnel insulating film are removed from the select gate region Rsg, and the upper surface 12a of the elements separating and insulating films 12 and the upper surface 13a of the semiconductor parts 13 are made into a continuous flat surface or the upper surface 12a is located higher than the upper surface 13a. - 特許庁


例文

フローティングゲート電極として利用できる導電膜を素子分離絶縁膜を利用して自己整合的に形成すると同時に、ダイオード素子等の半導体素子として利用できる導電膜を形成することが可能な技術を提供する。例文帳に追加

To form a conductive film in self-matching manner that can be used as a floating gate electrode by using an element separation insulating film, and to provide a technology capable of forming a conductive film that can be used as a semiconductor element such as a diode element. - 特許庁

その後、少なくともゲート電極の膜厚よりも厚く、かつ、ゲート電極の膜厚と分離絶縁膜のエッチング膜厚とを合計した膜厚よりも薄いシリコン酸化膜を形成し、このシリコン酸化膜上に、エッチングストッパ膜を形成する。例文帳に追加

Then, a silicon oxide film is formed that is at least thicker than the film thickness of the gate electrode and thinner than the film thickness totalling the film thickness of the gate electrode and the thickness of the etched isolation insulating film, and an etching stopper film is formed on top of the silicon oxide film. - 特許庁

MOSFETのチャネル幅方向の素子分領域は、半導体層1の一部であって素子が形成されないダミー層3と、MOSFETとダミー層3との間に最小加工寸法で形成される素子分離絶縁層2とを有する。例文帳に追加

The element isolation region having a channel widthwise direction of the MOSFET has a dummy layer 3 formed as part of the semiconductor layer 1 and not formed with an element, and an element isolation insulating layer 2 formed to have minimum processed dimensions between the MOSFET and the dummy layer 3. - 特許庁

ソース27と、素子分離絶縁膜26との間の基板表面には、Pエピタキシャル層22に達するNウエル24aが形成されており、ドレイン29の直下には同様にPエピタキシャル層22に達するNウエル24bがドレイン29と接して形成されている。例文帳に追加

On a surface of a substrate between the source 27 and an element isolation insulated film 26, an N well 24a reaching a P epitaxial layer 22 is formed, and an N well 24b reaching the P epitaxial layer 22 is similarly formed just beneath the drain 29 so as to be contiguous to the drain 29. - 特許庁

例文

実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第1方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。例文帳に追加

A semiconductor memory device according to an embodiment comprises: a semiconductor substrate; a plurality of element isolation insulators which are formed on an upper part of the semiconductor substrate and divide the upper part to a plurality of active areas extending in a first direction; and an electric contact connected to the active areas. - 特許庁

例文

素子分離絶縁膜4に取り囲まれた半導体層3領域には、p型のチャネル領域6と、チャネル領域6に接続されたp型のボディ引き出し領域7と、ボディ引き出し領域7に接続されたp型の高濃度ボディコンタクト領域8とが形成されている。例文帳に追加

A p channel region 6, a p body lead electrode 7 connected to the channel region 6, and a p high-concentration body contact region 8 connected to the body lead region 7 are made in the region of a semiconductor layer 3 surrounded by an element isolating insulating film 4. - 特許庁

電極間縁膜に含有される窒素や炭素が塗布型素子分離絶縁膜を介してゲート縁膜直下の活性領域脇に拡散して固定電荷を発生し、デバイスの電気的特性に悪影響を及ぼすことを抑制する。例文帳に追加

To suppress diffusion of nitrogen and carbon contained in an inter-electrode insulating film via an application type element isolation insulating film to the side of an active region, directly below a gate insulating film, generation of fixed charge and adverse effects on the electrical characteristics of a device. - 特許庁

シリコン基板1上に形成された素子分離絶縁膜2の上に配線により誘導性受動素子を形成する際、シリコン基板として2kΩcm以上でかつ4kΩcm以下の比抵抗値、望ましくは3kΩcmの比抵抗値を有する基板を用いる。例文帳に追加

When the inductive passive element is formed of a wire on an element separating and insulating film 2 formed on a silicon substrate 1, a substrate which has a 2 to 4 kΩcm specific resistance value, preferably, a 3cm specific resistance value is used as the silicon substrate. - 特許庁

離絶縁膜14の下のSOI層13にまで達する第1のコンタクト45aと、活性領域21の上面まで達する第1のコンタクト42aとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。例文帳に追加

A first contact 45a which reaches an SOI layer 13 below an isolation insulation film 14 and a first contact 42a which reaches the top face of the active region 21 are formed by separate etching processes which each use a mask of a different pattern. - 特許庁

さらに、前記多成分ガラス基板1の上層、前記汚染防止縁膜21の上層、前記ゲート縁膜6の上層、前記層間分離絶縁膜8の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層21,22,23,24を有している。例文帳に追加

Further, it has impurity capture layers 21, 22, 23, 24 containing both or either of chlorine and fluorine in at least one of the upper layer of the multi component glass substrate 1, the upper layer of the contamination-preventing insulating film 21, the upper layer of the gate insulating film 6, and the upper layer of the interlayer isolation insulating film 8. - 特許庁

こうして、第一の埋め込み素子分離絶縁膜22のアスペクト比を下げ、トレンチ溝の側壁部分に対しても十分に拡散層を形成できるようにすることで、ソース線SLとなる、連続したN^+ 型ソース領域19の形成を可能とする構成となっている。例文帳に追加

In such a constitution, the aspect ratio of the first insulating film 22 is reduced to make feasible formation of a sufficiently diffused layer on the sidewall part of a trench for setting a source line SL so that a continuos N+type source region 19 may be formed. - 特許庁

ポリシリコン膜から成るゲート電極6,7は、NMIS領域とPMIS領域との境界に於ける素子分離絶縁膜5Sの上方に形成された空隙10を埋め込むサイドウォールスペーサ部分12Sを介して分され、互いに対向し合っている。例文帳に追加

Gate electrodes 6 and 7 formed of a polysilicon film is separated from each other through the intermediary of a side wall spacer 12S which fills up a gap 10 formed above an element isolation film 5S located at an interface between an NMIS region and a PMIS region, and is disposed in face to face with each other. - 特許庁

素子分離絶縁膜は、第1素子領域11の周囲に隣接する第1素子分領域13と、第2素子領域14の周囲に隣接し、第1素子分領域13の底部より低い底部を有する第2素子分領域16と、を含む。例文帳に追加

The element isolation insulating film includes a first element isolation region 13 adjacent to the surrounding area of the first element region 11 and a second element isolation region 16 adjacent to the surrounding area of the second element region 14 and having a bottom part lower that the bottom part of the first element isolation region 13. - 特許庁

両部材の機能を保持しながら、埋め込み分離絶縁膜7を島状でなく線状に形成することができ、分用溝を形成する際のフォトリソグラフィーの分解能の向上により、メモリセル部を超微細に形成することができる。例文帳に追加

Since the insulating films 7 can be formed in liner shapes, not islandlike shapes, while the functions of both members are maintained and the resolution of photolithography can be improved when separating grooves are formed, the memory cell section of a semiconductor storage device can be formed in an ultra-micro size. - 特許庁

トレンチ素子分領域を有するシリコン基板1において、表面からシリコン基板1内部に延在するトレンチ3が形成され、トレンチ3の内壁に形成したライナー酸化膜4を介してトレンチ素子分離絶縁物5がトレンチ3内に充填される。例文帳に追加

In the silicon substrate 1 having a trench device-isolation region, a trench 3 which spreads from the surface to inside the silicon substrate 1 is formed, and a trench device-isolation insulator 5 is filled inside the trench 3 through a liner oxide 4 formed on an inner wall of the trench 4. - 特許庁

更に、誘電体基板4の一対の主面と側面とに、入出力電極7、8と分離絶縁されるように且つ入出力電極7、8を含む所定形状の誘電体露出部11、12を有するように、アース導体9、10、13が形成される。例文帳に追加

Additionally, ground conductors 9, 10, and 13 are formed on a pair of main and side surfaces of the dielectric substrate 4, so that the earth conductors are separated and insulated form the I/O electrodes 7 and 8, and at the same time, are equipped with conductor exposure sections 11 and 12 in a specific shape that include the I/O electrodes 7 and 8. - 特許庁

第1素子の第1電極の表面上に形成される第1縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor device which can suppress the occurrence of inconvenience caused by the removal of an end part of an element isolation insulating film, when removing a first insulation film formed on the surface of a first electrode of a first element. - 特許庁

下部電極または画素分離絶縁膜と有機層との位置ズレを小さくすることが可能な表示装置の製造方法、および、接続孔での短絡を抑えると共に開口率を向上させることが可能な表示装置を提供する。例文帳に追加

To provide a method of manufacturing a display device capable of reducing displacement between a lower electrode or a pixel separation insulating film and an organic layer, and to provide the display device capable of restraining short circuit on a connection hole and improving an opening ratio. - 特許庁

半導体層10の主面10aに形成され、第1開口部38Nと第2開口部38Pとを有する素子分離絶縁膜30と、第1開口部の内側に設けられたn型MOSFET101Nと、第2開口部の内側に設けられたp型MOSFET101Pと、を備えた半導体装置を提供する。例文帳に追加

The semiconductor device includes: an element-isolation insulating film 30 formed on a major surface 10a of a semiconductor layer 10, and having a first opening 38N and a second opening 38P; an n-type MOSFET 101N provided in the first opening; and a p-type MOSFET 101P provided in the second opening. - 特許庁

不揮発性半導体記憶装置のMONOS型メモリセルは、半導体基板の活性領域上に形成されるトンネル縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック縁膜と、ブロック縁膜上に形成されるコントロールゲート電極とを備える。例文帳に追加

The MONOS type memory cell of the nonvolatile semiconductor memory device includes a tunnel insulating film formed on the active region of a semiconductor substrate, a charge storage film formed continuously on the active region and an element isolation insulating film and having a function of storing electric charges, a block insulating film formed on the charge storage film, and a control gate electrode formed on the block insulating film. - 特許庁

半導体装置100は、ゲート幅方向に断続的に深さが変化するように形成されたn個のトレンチ162を有するトランジスタであって、n=1の第1のトランジスタ200とn=2以上の第2のトランジスタ202と、各トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜110と、を含む。例文帳に追加

This semiconductor device 100 includes: a first transistor 200 of n=1 and a second transistor 202 of n=2 or more each of which is a transistor having n trench(es) 162 each formed so that the depth discontinuously changes in a gate width direction; and an element isolation insulation film 110 formed around regions where the respective transistors are formed and isolating the regions where the transistors are formed. - 特許庁

CMP工程でその表面が研削され、平坦化された層間縁膜IL中にドライエッチングによりコンタクトホール20a等を形成する時、素子分離絶縁膜8a上に形成された最上層がシリサイド層12b、下層がポリシリコン層12aからなる配線層12の、該シリサイド層12bがオーバーエッチングにより消失することを防止する。例文帳に追加

To prevent a silicide layer 12b of a wiring layer 12 comprising the silicide layer 12b as an uppermost layer formed on an element isolation insulating film 8a and a polysilicon layer 12a as a lower layer from being overetched to disappear when a contact hole 20a etc., are formed by dry etching in an inter-layer insulating film IL having its surface ground in a CMP step to be flattened. - 特許庁

前記装置は、前記ウェル領域102内に形成された素子分溝Tにより、前記基板の主面に平行な第1方向に延び、前記第1方向に垂直な第2方向に互いに隣接するよう区画された複数の素子領域103と、前記素子分溝T内に埋め込まれ、前記素子領域103同士を分する素子分離絶縁膜104とを備える。例文帳に追加

The device includes a plurality of element regions 103 sectioned by element isolation grooves T formed in the well region 102 in such a way as to extend in a first direction parallel to a principal surface of the substrate and be adjacent to each other in a second direction perpendicular to the first direction, and an element isolation insulation film 104 embedded in the element isolation grooves T for isolating the element regions 103 from each other. - 特許庁

素子分離絶縁膜3aに囲まれた領域の表面に、3個のN^+拡散層4a、4b及び4cが形成されており、N^+拡散層4aはNチャネルMOSトランジスタ11aのソース拡散層となり、N^+拡散層4cはNチャネルMOSトランジスタ11bのソース拡散層となり、N^+拡散層4bはNチャネルMOSトランジスタ11a及び11bのドレイン拡散層となっている。例文帳に追加

Three N+ diffusion layers 4a, 4b, and 4c are formed on a surface of a region surrounded by an element isolating insulating film 3a. - 特許庁

シリコン基板に形成され、複数の微細トレンチの側壁となる少なくとも一つのシリコン柱をトレンチの下部に含むトレンチと、前記複数の微細トレンチの内部に埋め込まれた素子分離絶縁膜とを備え、シリコン柱を含むことによりリーク電流発生を抑制し、微細トレンチに空洞を形成して素子のRC遅延を減少させる。例文帳に追加

This structure is formed on a silicon substrate in a way that it is formed with a trench having at least one silicon pole in the lower part of the trench that forms side walls of multiple minute trenches, and device isolation insulating films embedded in these minute trenches so that the leak current can be prevented by the silicon pole and caves can be formed in the minute trenches to reduce a device RC delay. - 特許庁

第1の高耐圧縁ゲート型電界効果トランジスタのゲート電極と第2の高耐圧縁ゲート型電界効果トランジスタのゲート電極とは、第1の素子分離絶縁膜上に跨って共通に接続されており、第2の不純物拡散層の不純物濃度は、第1の不純物拡散層の不純物濃度よりも高い。例文帳に追加

The gate electrode of the first high-voltage insulated-gate field effect transistor and the gate electrode of the second high-voltage insulated-gate field effect transistor are connected in common over the first element isolation insulating film, and the impurity concentration of the second impurity diffusion layer is higher than that of the first impurity diffusion layer. - 特許庁

電極実装領域4は、アレイ基板1上に配置された複数の外部接続電極12と、アレイ基板1上であって外部接続電極12の間の領域および外部接続電極12の端部上に順次積層された縁層21、22と、縁層22上に積層された分離絶縁層23とを有し、外部接続電極12上には透明電極24を備えている。例文帳に追加

An electrode mount area 4 includes a plurality of external connection electrodes 12 arranged on an array substrate, insulating layers 21 and 22 which are layered in order on the array substrate, and in areas between the external connection electrodes 12 and on ends of the external connection electrodes 12, and a separate insulating layer 23 layered on the insulating layer 22, and also includes a transparent electrode 24 on the external connection electrodes 12. - 特許庁

素子分離絶縁膜4の空洞部の形成領域Rが、浮遊ゲート電極FGaと、浮遊ゲート電極FGc、FGdの直下方に位置する活性領域Saとの間に対向した領域内に設けられるため、当該浮遊ゲート電極FGaと素子分領域Sbを挟んで対向する活性領域Saとの間の結合容量を低減できる。例文帳に追加

A formation region R of a cavity section of an element separation insulation film 4 is provided in an opposed region between a floating gate electrode FGa and an active region Sa positioned directly at a lower portion of floating gate electrodes FGc, FGd, thus reducing coupling capacitance between the floating gate electrode FGa and an active region Sa that opposes while sandwiching the element separation region Sb. - 特許庁

離絶縁膜上の配線と、この配線の側面上に形成されたサイドウォールと、配線と活性領域上の不純物拡散とを接続するシェアードコンタクトを備えた半導体装置であっても、シェアードコンタクから半導体基板へのリーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device and a manufacturing method thereof wherein the generation of its leakage current can be prevented from a shared contact into a substrate, even though it has a wiring present on a separative insulating film, side walls formed on the side surfaces of the wiring, and the shared contact whereby the wiring and an impurity diffusion layer are connected on an active region. - 特許庁

半導体装置は、半導体基板1と、半導体基板1上に形成された埋込み縁膜2と、埋込み縁膜2上に形成された活性領域30と、活性領域30の表層部分に選択的に埋込まれた部分分離絶縁膜4と、活性領域30に形成されたダイオード素子とを備える。例文帳に追加

The semiconductor device comprises a semiconductor substrate 1, a buried insulating film 2 formed on the semiconductor substrate 1, an active region 30 formed on the buried insulating film 2, a partial separation insulating film 4 buried selectively in the surface layer part in the active region 30, and a diode element formed in the active region 30. - 特許庁

周辺領域の第2素子分離絶縁層は、周辺領域の第2素子分溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第1の酸化膜と、当該第1の酸化膜上に積層され、その上面が第1導電膜の上面より上方に突出している第2の酸化膜とで構成されている。例文帳に追加

A second element isolation insulating layer in a peripheral region includes the first oxide film that is embedded in the entirety of a second element isolation groove in the peripheral region and whose top surface protrudes above the top surface of the semiconductor substrate and a second oxide film that is stacked on the first oxide film and whose top surface protrudes above the top surface of a first conductive film. - 特許庁

半導体基板11上に電荷蓄積膜15を形成し、半導体基板11の上層部分にメモリストリング方向に延びる複数本の素子分離絶縁膜を形成することにより、電荷蓄積膜15を電極方向に分断すると共に、半導体基板11の上層部分を複数本の半導体部分13に区画する。例文帳に追加

A charge storage film 15 is formed on a semiconductor substrate 11, and a plurality of element isolation insulating films which extend in a memory string direction are formed at an upper-layer part of the semiconductor substrate 11 to part the electric charge storage film 15 in an electrode direction and also to section the upper-layer part of the semiconductor substrate 11 into a plurality of semiconductor parts 13. - 特許庁

この半導体装置の製造方法は、シリコン基板1の主表面のトレンチ形成領域10に不純物をイオン注入する工程と、その不純物がイオン注入されたトレンチ形成領域10をエッチングすることによってトレンチ5a〜5cを形成する工程と、トレンチ5a〜5cを埋め込むように素子分離絶縁膜7を形成する工程とを備えている。例文帳に追加

This method of manufacturing a semiconductor device comprises a step of ion-implanting impurities into a trench formation region 10 on the main surface of a silicon substrate 1, a step of forming trenches 5a-5c, by etching the trench formation region 10 so as to ion-implant the impurities, and to embed the trenches 5a-5c, to form an element isolation insulating region 7. - 特許庁

前記半導体基板に設けられた素子分溝部に埋め込まれ、底面が前記半導体基板と前記トンネル縁膜の接する面の高さよりも低く、かつ上面が前記電荷蓄積層および前記ブロック縁膜の接する面の高さよりも低い第1の素子分離絶縁膜が設けられる。例文帳に追加

A first element isolating insulation film is provided which is buried in an element isolation groove provided on the semiconductor substrate, and the bottom face of which is lower than the height of a face at which the semiconductor substrate and the tunnel insulation film are contacted and the top face of which is lower than the height of a face at which the charge storage layer and the block insulation film are contacted. - 特許庁

半導体装置100は、表面に凹部が形成された基板(102)と、基板の凹部103に形成された第1の酸化膜106と第1の酸化膜106上に形成され、第1の酸化膜106と膜密度が異なる第2の酸化膜108とで構成された素子分離絶縁膜105と、を含む。例文帳に追加

The semiconductor device 100 includes a substrate (102) having recesses formed in the surface, and an element isolation insulating film 105 including a first oxide film 106 which is formed in the recess 103 of the substrate, and a second oxide film 108 which is formed on the first oxide film 106 and having film density different from that of the first oxide film 106. - 特許庁

不揮発性半導体記憶装置は、メモリセル領域の第1素子分離絶縁層が当該メモリセル領域の第1素子分溝内に第1の酸化膜を埋め込んで構成され、第1の酸化膜の上面が半導体基板の上面と第1ゲート電極の上面との間に存在するように構成されている。例文帳に追加

In a nonvolatile semiconductor memory device, a first element isolation insulating layer in a memory cell region is configured by embedding a first oxide film in a first element isolation groove in the memory cell region, and the top surface of the first oxide film exists between the top surface of a semiconductor substrate and the top surface of a first gate electrode. - 特許庁

第2のゲート縁膜層7がNONON積層膜構造で構成されると共に、その最下層に位置するシリコン窒化膜7aがフローティングゲート電極層FGに接触する領域では形成されているものの素子分離絶縁膜6上にはシリコン酸化膜7bが略全面に渡って形成されている。例文帳に追加

In the semiconductor device, a second gate insulating film layer 7 consists of an NONON multilayer film structure, and a silicon nitride film 7a located at the lowermost layer is formed in a region touching a floating gate electrode layer FG, but a silicon oxide film 7b is formed on an isolation film 6 substantially over the entire surface thereof. - 特許庁

半導体装置50は、ドレイン領域8及びソース領域9が形成されている部分のSOI層4の主面内において、ゲート縁膜6及び素子分離絶縁膜11に接触しないように選択的に埋め込み形成され、ゲッタリングサイトとしての機能を有するポリシリコン領域17,18を備えている。例文帳に追加

A semiconductor device 50 is provided with polysilicon regions 17 and 18 which are so selectively buried and formed as not to contact with a gate insulating film 6 or an element separating insulating film 11, at portions where a drain region 8 and a source region 9 within a major surface of a SOI layer and which has a function as gettering. - 特許庁

酸化シリコン膜に比べて膜厚を薄くできるとともに、劣化を防止したゲート縁膜を有するシステム化された半導体装置を提供することを第1の目的とし、素子分離絶縁膜やSOI基板内の埋め込み酸化膜のホットキャリア耐性を向上させることで、信頼性が向上した半導体装置を提供することを第2の目的とする。例文帳に追加

To provide a systematized semiconductor device capable of being thinned in a film as compared with a silicon oxide film and having a gate insulating film preventing a deterioration, and to provide a semiconductor device having improved reliability by improving a hot carrier resistance of an element isolation insulating film or an embedded oxide film in an SOI substrate. - 特許庁

基板1上に形成された積層縁膜2に散的に電荷を蓄積する不揮発性半導体記憶装置であって、基板の中層に埋め込まれた埋め込み縁膜1aと基板中の所定領域に形成された素子分離絶縁膜3とによって囲まれて島状に形成された活性領域上に形成されている。例文帳に追加

This nonvolatile semiconductor memory for discretely storing the charges in the laminated insulating film 2 is formed on an island-shaped active region surrounded by an embedded insulating film 1a embedded as a middle layer in the substrate and a device isolating and insulating film 3 formed in a predetermined region within the substrate. - 特許庁

素子分離絶縁膜3を開口してなる第1,第2の下側接続孔8a,8bを埋めて第1,第2拡散層2a,2bにコンタクトする第1,第2のコンタクト部材10a,10bを備えているので、その上の層間縁膜14を開口して第1,第2のコンタクト部材10a,10bに達する第1,第2の上側接続孔15a,15bを形成する際における上側接続孔15a,15bのアスペクト比を低減することができる。例文帳に追加

Thus, an aspect ratio of holes 15a, 15b in the case of arriving at the members 10a, 10b by opening an interlayer insulating film 14 can be reduced. - 特許庁

例文

MISFETのゲート電極15が、シリコン基板11の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層13の表面上に延びる第1の部分と、第1の部分から延長し、素子形成領域14の内部に形成されたゲートトレンチ16内にゲート酸化膜を介して埋め込まれた第2の部分とを有する。例文帳に追加

A gate electrode 15 of the MISFET comprises a first part extending on the surface of an element separation insulating layer 13 that has been polished to the same height as the surface of an element formation region of a silicon substrate 11, and a second part which extends from the first part and is embedded, through a gate oxide film, in a gate trench 16 formed inside an element formation region 14. - 特許庁

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