「"離絶"」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

フローティングゲート電極として利用できる導電膜を素子分離絶縁膜を利用して自己整合的に形成すると同時に、ダイオード素子等の半導体素子として利用できる導電膜を形成することが可能な技術を提供する。例文帳に追加

To form a conductive film in self-matching manner that can be used as a floating gate electrode by using an element separation insulating film, and to provide a technology capable of forming a conductive film that can be used as a semiconductor element such as a diode element. - 特許庁

その後、少なくともゲート電極の膜厚よりも厚く、かつ、ゲート電極の膜厚と分離絶縁膜のエッチング膜厚とを合計した膜厚よりも薄いシリコン酸化膜を形成し、このシリコン酸化膜上に、エッチングストッパ膜を形成する。例文帳に追加

Then, a silicon oxide film is formed that is at least thicker than the film thickness of the gate electrode and thinner than the film thickness totalling the film thickness of the gate electrode and the thickness of the etched isolation insulating film, and an etching stopper film is formed on top of the silicon oxide film. - 特許庁

ＭＯＳＦＥＴのチャネル幅方向の素子分離領域は、半導体層１の一部であって素子が形成されないダミー層３と、ＭＯＳＦＥＴとダミー層３との間に最小加工寸法で形成される素子分離絶縁層２とを有する。例文帳に追加

The element isolation region having a channel widthwise direction of the MOSFET has a dummy layer 3 formed as part of the semiconductor layer 1 and not formed with an element, and an element isolation insulating layer 2 formed to have minimum processed dimensions between the MOSFET and the dummy layer 3. - 特許庁

ソース２７と、素子分離絶縁膜２６との間の基板表面には、Ｐエピタキシャル層２２に達するＮウエル２４ａが形成されており、ドレイン２９の直下には同様にＰエピタキシャル層２２に達するＮウエル２４ｂがドレイン２９と接して形成されている。例文帳に追加

On a surface of a substrate between the source 27 and an element isolation insulated film 26, an N well 24a reaching a P epitaxial layer 22 is formed, and an N well 24b reaching the P epitaxial layer 22 is similarly formed just beneath the drain 29 so as to be contiguous to the drain 29. - 特許庁

実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。例文帳に追加

A semiconductor memory device according to an embodiment comprises: a semiconductor substrate; a plurality of element isolation insulators which are formed on an upper part of the semiconductor substrate and divide the upper part to a plurality of active areas extending in a first direction; and an electric contact connected to the active areas. - 特許庁

素子分離絶縁膜４に取り囲まれた半導体層３領域には、ｐ型のチャネル領域６と、チャネル領域６に接続されたｐ型のボディ引き出し領域７と、ボディ引き出し領域７に接続されたｐ型の高濃度ボディコンタクト領域８とが形成されている。例文帳に追加

A p channel region 6, a p body lead electrode 7 connected to the channel region 6, and a p high-concentration body contact region 8 connected to the body lead region 7 are made in the region of a semiconductor layer 3 surrounded by an element isolating insulating film 4. - 特許庁

電極間絶縁膜に含有される窒素や炭素が塗布型素子分離絶縁膜を介してゲート絶縁膜直下の活性領域脇に拡散して固定電荷を発生し、デバイスの電気的特性に悪影響を及ぼすことを抑制する。例文帳に追加

To suppress diffusion of nitrogen and carbon contained in an inter-electrode insulating film via an application type element isolation insulating film to the side of an active region, directly below a gate insulating film, generation of fixed charge and adverse effects on the electrical characteristics of a device. - 特許庁

シリコン基板１上に形成された素子分離絶縁膜２の上に配線により誘導性受動素子を形成する際、シリコン基板として２ｋΩｃｍ以上でかつ４ｋΩｃｍ以下の比抵抗値、望ましくは３ｋΩｃｍの比抵抗値を有する基板を用いる。例文帳に追加

When the inductive passive element is formed of a wire on an element separating and insulating film 2 formed on a silicon substrate 1, a substrate which has a 2 to 4 kΩcm specific resistance value, preferably, a 3 kΩcm specific resistance value is used as the silicon substrate. - 特許庁

分離絶縁膜１４の下のＳＯＩ層１３にまで達する第１のコンタクト４５ａと、活性領域２１の上面まで達する第１のコンタクト４２ａとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。例文帳に追加

A first contact 45a which reaches an SOI layer 13 below an isolation insulation film 14 and a first contact 42a which reaches the top face of the active region 21 are formed by separate etching processes which each use a mask of a different pattern. - 特許庁

さらに、前記多成分ガラス基板１の上層、前記汚染防止絶縁膜２１の上層、前記ゲート絶縁膜６の上層、前記層間分離絶縁膜８の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層２１，２２，２３，２４を有している。例文帳に追加

Further, it has impurity capture layers 21, 22, 23, 24 containing both or either of chlorine and fluorine in at least one of the upper layer of the multi component glass substrate 1, the upper layer of the contamination-preventing insulating film 21, the upper layer of the gate insulating film 6, and the upper layer of the interlayer isolation insulating film 8. - 特許庁

こうして、第一の埋め込み素子分離絶縁膜２２のアスペクト比を下げ、トレンチ溝の側壁部分に対しても十分に拡散層を形成できるようにすることで、ソース線ＳＬとなる、連続したＮ^+ 型ソース領域１９の形成を可能とする構成となっている。例文帳に追加

In such a constitution, the aspect ratio of the first insulating film 22 is reduced to make feasible formation of a sufficiently diffused layer on the sidewall part of a trench for setting a source line SL so that a continuos N+type source region 19 may be formed. - 特許庁

ポリシリコン膜から成るゲート電極６，７は、NMIS領域とPMIS領域との境界に於ける素子分離絶縁膜５Ｓの上方に形成された空隙１０を埋め込むサイドウォールスペーサ部分１２Ｓを介して分離され、互いに対向し合っている。例文帳に追加

Gate electrodes 6 and 7 formed of a polysilicon film is separated from each other through the intermediary of a side wall spacer 12S which fills up a gap 10 formed above an element isolation film 5S located at an interface between an NMIS region and a PMIS region, and is disposed in face to face with each other. - 特許庁

素子分離絶縁膜は、第１素子領域１１の周囲に隣接する第１素子分離領域１３と、第２素子領域１４の周囲に隣接し、第１素子分離領域１３の底部より低い底部を有する第２素子分離領域１６と、を含む。例文帳に追加

The element isolation insulating film includes a first element isolation region 13 adjacent to the surrounding area of the first element region 11 and a second element isolation region 16 adjacent to the surrounding area of the second element region 14 and having a bottom part lower that the bottom part of the first element isolation region 13. - 特許庁

両部材の機能を保持しながら、埋め込み分離絶縁膜７を島状でなく線状に形成することができ、分離用溝を形成する際のフォトリソグラフィーの分解能の向上により、メモリセル部を超微細に形成することができる。例文帳に追加

Since the insulating films 7 can be formed in liner shapes, not islandlike shapes, while the functions of both members are maintained and the resolution of photolithography can be improved when separating grooves are formed, the memory cell section of a semiconductor storage device can be formed in an ultra-micro size. - 特許庁

トレンチ素子分離領域を有するシリコン基板１において、表面からシリコン基板１内部に延在するトレンチ３が形成され、トレンチ３の内壁に形成したライナー酸化膜４を介してトレンチ素子分離絶縁物５がトレンチ３内に充填される。例文帳に追加

In the silicon substrate 1 having a trench device-isolation region, a trench 3 which spreads from the surface to inside the silicon substrate 1 is formed, and a trench device-isolation insulator 5 is filled inside the trench 3 through a liner oxide 4 formed on an inner wall of the trench 4. - 特許庁

更に、誘電体基板４の一対の主面と側面とに、入出力電極７、８と分離絶縁されるように且つ入出力電極７、８を含む所定形状の誘電体露出部１１、１２を有するように、アース導体９、１０、１３が形成される。例文帳に追加

Additionally, ground conductors 9, 10, and 13 are formed on a pair of main and side surfaces of the dielectric substrate 4, so that the earth conductors are separated and insulated form the I/O electrodes 7 and 8, and at the same time, are equipped with conductor exposure sections 11 and 12 in a specific shape that include the I/O electrodes 7 and 8. - 特許庁

第１素子の第１電極の表面上に形成される第１絶縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor device which can suppress the occurrence of inconvenience caused by the removal of an end part of an element isolation insulating film, when removing a first insulation film formed on the surface of a first electrode of a first element. - 特許庁

下部電極または画素分離絶縁膜と有機層との位置ズレを小さくすることが可能な表示装置の製造方法、および、接続孔での短絡を抑えると共に開口率を向上させることが可能な表示装置を提供する。例文帳に追加

To provide a method of manufacturing a display device capable of reducing displacement between a lower electrode or a pixel separation insulating film and an organic layer, and to provide the display device capable of restraining short circuit on a connection hole and improving an opening ratio. - 特許庁

半導体層１０の主面１０ａに形成され、第１開口部３８Ｎと第２開口部３８Ｐとを有する素子分離絶縁膜３０と、第１開口部の内側に設けられたｎ型ＭＯＳＦＥＴ１０１Ｎと、第２開口部の内側に設けられたｐ型ＭＯＳＦＥＴ１０１Ｐと、を備えた半導体装置を提供する。例文帳に追加

The semiconductor device includes: an element-isolation insulating film 30 formed on a major surface 10a of a semiconductor layer 10, and having a first opening 38N and a second opening 38P; an n-type MOSFET 101N provided in the first opening; and a p-type MOSFET 101P provided in the second opening. - 特許庁

不揮発性半導体記憶装置のＭＯＮＯＳ型メモリセルは、半導体基板の活性領域上に形成されるトンネル絶縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。例文帳に追加

The MONOS type memory cell of the nonvolatile semiconductor memory device includes a tunnel insulating film formed on the active region of a semiconductor substrate, a charge storage film formed continuously on the active region and an element isolation insulating film and having a function of storing electric charges, a block insulating film formed on the charge storage film, and a control gate electrode formed on the block insulating film. - 特許庁

半導体装置１００は、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ１６２を有するトランジスタであって、ｎ＝１の第１のトランジスタ２００とｎ＝２以上の第２のトランジスタ２０２と、各トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜１１０と、を含む。例文帳に追加

This semiconductor device 100 includes: a first transistor 200 of n=1 and a second transistor 202 of n=2 or more each of which is a transistor having n trench(es) 162 each formed so that the depth discontinuously changes in a gate width direction; and an element isolation insulation film 110 formed around regions where the respective transistors are formed and isolating the regions where the transistors are formed. - 特許庁

ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。例文帳に追加

To prevent a silicide layer 12b of a wiring layer 12 comprising the silicide layer 12b as an uppermost layer formed on an element isolation insulating film 8a and a polysilicon layer 12a as a lower layer from being overetched to disappear when a contact hole 20a etc., are formed by dry etching in an inter-layer insulating film IL having its surface ground in a CMP step to be flattened. - 特許庁

前記装置は、前記ウェル領域１０２内に形成された素子分離溝Ｔにより、前記基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域１０３と、前記素子分離溝Ｔ内に埋め込まれ、前記素子領域１０３同士を分離する素子分離絶縁膜１０４とを備える。例文帳に追加

The device includes a plurality of element regions 103 sectioned by element isolation grooves T formed in the well region 102 in such a way as to extend in a first direction parallel to a principal surface of the substrate and be adjacent to each other in a second direction perpendicular to the first direction, and an element isolation insulation film 104 embedded in the element isolation grooves T for isolating the element regions 103 from each other. - 特許庁

素子分離絶縁膜３ａに囲まれた領域の表面に、３個のＮ^+拡散層４ａ、４ｂ及び４ｃが形成されており、Ｎ^+拡散層４ａはＮチャネルＭＯＳトランジスタ１１ａのソース拡散層となり、Ｎ^+拡散層４ｃはＮチャネルＭＯＳトランジスタ１１ｂのソース拡散層となり、Ｎ^+拡散層４ｂはＮチャネルＭＯＳトランジスタ１１ａ及び１１ｂのドレイン拡散層となっている。例文帳に追加

Three N+ diffusion layers 4a, 4b, and 4c are formed on a surface of a region surrounded by an element isolating insulating film 3a. - 特許庁

シリコン基板に形成され、複数の微細トレンチの側壁となる少なくとも一つのシリコン柱をトレンチの下部に含むトレンチと、前記複数の微細トレンチの内部に埋め込まれた素子分離絶縁膜とを備え、シリコン柱を含むことによりリーク電流発生を抑制し、微細トレンチに空洞を形成して素子のＲＣ遅延を減少させる。例文帳に追加

This structure is formed on a silicon substrate in a way that it is formed with a trench having at least one silicon pole in the lower part of the trench that forms side walls of multiple minute trenches, and device isolation insulating films embedded in these minute trenches so that the leak current can be prevented by the silicon pole and caves can be formed in the minute trenches to reduce a device RC delay. - 特許庁

第１の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極と第２の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極とは、第１の素子分離絶縁膜上に跨って共通に接続されており、第２の不純物拡散層の不純物濃度は、第１の不純物拡散層の不純物濃度よりも高い。例文帳に追加

The gate electrode of the first high-voltage insulated-gate field effect transistor and the gate electrode of the second high-voltage insulated-gate field effect transistor are connected in common over the first element isolation insulating film, and the impurity concentration of the second impurity diffusion layer is higher than that of the first impurity diffusion layer. - 特許庁

電極実装領域４は、アレイ基板１上に配置された複数の外部接続電極１２と、アレイ基板１上であって外部接続電極１２の間の領域および外部接続電極１２の端部上に順次積層された絶縁層２１、２２と、絶縁層２２上に積層された分離絶縁層２３とを有し、外部接続電極１２上には透明電極２４を備えている。例文帳に追加

An electrode mount area 4 includes a plurality of external connection electrodes 12 arranged on an array substrate, insulating layers 21 and 22 which are layered in order on the array substrate, and in areas between the external connection electrodes 12 and on ends of the external connection electrodes 12, and a separate insulating layer 23 layered on the insulating layer 22, and also includes a transparent electrode 24 on the external connection electrodes 12. - 特許庁

素子分離絶縁膜４の空洞部の形成領域Ｒが、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離領域Ｓｂを挟んで対向する活性領域Ｓａとの間の結合容量を低減できる。例文帳に追加

A formation region R of a cavity section of an element separation insulation film 4 is provided in an opposed region between a floating gate electrode FGa and an active region Sa positioned directly at a lower portion of floating gate electrodes FGc, FGd, thus reducing coupling capacitance between the floating gate electrode FGa and an active region Sa that opposes while sandwiching the element separation region Sb. - 特許庁

分離絶縁膜上の配線と、この配線の側面上に形成されたサイドウォールと、配線と活性領域上の不純物拡散とを接続するシェアードコンタクトを備えた半導体装置であっても、シェアードコンタクから半導体基板へのリーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device and a manufacturing method thereof wherein the generation of its leakage current can be prevented from a shared contact into a substrate, even though it has a wiring present on a separative insulating film, side walls formed on the side surfaces of the wiring, and the shared contact whereby the wiring and an impurity diffusion layer are connected on an active region. - 特許庁

半導体装置は、半導体基板１と、半導体基板１上に形成された埋込み絶縁膜２と、埋込み絶縁膜２上に形成された活性領域３０と、活性領域３０の表層部分に選択的に埋込まれた部分分離絶縁膜４と、活性領域３０に形成されたダイオード素子とを備える。例文帳に追加

The semiconductor device comprises a semiconductor substrate 1, a buried insulating film 2 formed on the semiconductor substrate 1, an active region 30 formed on the buried insulating film 2, a partial separation insulating film 4 buried selectively in the surface layer part in the active region 30, and a diode element formed in the active region 30. - 特許庁

周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。例文帳に追加

A second element isolation insulating layer in a peripheral region includes the first oxide film that is embedded in the entirety of a second element isolation groove in the peripheral region and whose top surface protrudes above the top surface of the semiconductor substrate and a second oxide film that is stacked on the first oxide film and whose top surface protrudes above the top surface of a first conductive film. - 特許庁

半導体基板１１上に電荷蓄積膜１５を形成し、半導体基板１１の上層部分にメモリストリング方向に延びる複数本の素子分離絶縁膜を形成することにより、電荷蓄積膜１５を電極方向に分断すると共に、半導体基板１１の上層部分を複数本の半導体部分１３に区画する。例文帳に追加

A charge storage film 15 is formed on a semiconductor substrate 11, and a plurality of element isolation insulating films which extend in a memory string direction are formed at an upper-layer part of the semiconductor substrate 11 to part the electric charge storage film 15 in an electrode direction and also to section the upper-layer part of the semiconductor substrate 11 into a plurality of semiconductor parts 13. - 特許庁

この半導体装置の製造方法は、シリコン基板１の主表面のトレンチ形成領域１０に不純物をイオン注入する工程と、その不純物がイオン注入されたトレンチ形成領域１０をエッチングすることによってトレンチ５ａ〜５ｃを形成する工程と、トレンチ５ａ〜５ｃを埋め込むように素子分離絶縁膜７を形成する工程とを備えている。例文帳に追加

This method of manufacturing a semiconductor device comprises a step of ion-implanting impurities into a trench formation region 10 on the main surface of a silicon substrate 1, a step of forming trenches 5a-5c, by etching the trench formation region 10 so as to ion-implant the impurities, and to embed the trenches 5a-5c, to form an element isolation insulating region 7. - 特許庁

前記半導体基板に設けられた素子分離溝部に埋め込まれ、底面が前記半導体基板と前記トンネル絶縁膜の接する面の高さよりも低く、かつ上面が前記電荷蓄積層および前記ブロック絶縁膜の接する面の高さよりも低い第１の素子分離絶縁膜が設けられる。例文帳に追加

A first element isolating insulation film is provided which is buried in an element isolation groove provided on the semiconductor substrate, and the bottom face of which is lower than the height of a face at which the semiconductor substrate and the tunnel insulation film are contacted and the top face of which is lower than the height of a face at which the charge storage layer and the block insulation film are contacted. - 特許庁

半導体装置１００は、表面に凹部が形成された基板（１０２）と、基板の凹部１０３に形成された第１の酸化膜１０６と第１の酸化膜１０６上に形成され、第１の酸化膜１０６と膜密度が異なる第２の酸化膜１０８とで構成された素子分離絶縁膜１０５と、を含む。例文帳に追加

The semiconductor device 100 includes a substrate (102) having recesses formed in the surface, and an element isolation insulating film 105 including a first oxide film 106 which is formed in the recess 103 of the substrate, and a second oxide film 108 which is formed on the first oxide film 106 and having film density different from that of the first oxide film 106. - 特許庁

不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。例文帳に追加

In a nonvolatile semiconductor memory device, a first element isolation insulating layer in a memory cell region is configured by embedding a first oxide film in a first element isolation groove in the memory cell region, and the top surface of the first oxide film exists between the top surface of a semiconductor substrate and the top surface of a first gate electrode. - 特許庁

第２のゲート絶縁膜層７がＮＯＮＯＮ積層膜構造で構成されると共に、その最下層に位置するシリコン窒化膜７ａがフローティングゲート電極層ＦＧに接触する領域では形成されているものの素子分離絶縁膜６上にはシリコン酸化膜７ｂが略全面に渡って形成されている。例文帳に追加

In the semiconductor device, a second gate insulating film layer 7 consists of an NONON multilayer film structure, and a silicon nitride film 7a located at the lowermost layer is formed in a region touching a floating gate electrode layer FG, but a silicon oxide film 7b is formed on an isolation film 6 substantially over the entire surface thereof. - 特許庁

半導体装置５０は、ドレイン領域８及びソース領域９が形成されている部分のＳＯＩ層４の主面内において、ゲート絶縁膜６及び素子分離絶縁膜１１に接触しないように選択的に埋め込み形成され、ゲッタリングサイトとしての機能を有するポリシリコン領域１７，１８を備えている。例文帳に追加

A semiconductor device 50 is provided with polysilicon regions 17 and 18 which are so selectively buried and formed as not to contact with a gate insulating film 6 or an element separating insulating film 11, at portions where a drain region 8 and a source region 9 within a major surface of a SOI layer and which has a function as gettering. - 特許庁

酸化シリコン膜に比べて膜厚を薄くできるとともに、劣化を防止したゲート絶縁膜を有するシステム化された半導体装置を提供することを第１の目的とし、素子分離絶縁膜やＳＯＩ基板内の埋め込み酸化膜のホットキャリア耐性を向上させることで、信頼性が向上した半導体装置を提供することを第２の目的とする。例文帳に追加

To provide a systematized semiconductor device capable of being thinned in a film as compared with a silicon oxide film and having a gate insulating film preventing a deterioration, and to provide a semiconductor device having improved reliability by improving a hot carrier resistance of an element isolation insulating film or an embedded oxide film in an SOI substrate. - 特許庁

基板１上に形成された積層絶縁膜２に離散的に電荷を蓄積する不揮発性半導体記憶装置であって、基板の中層に埋め込まれた埋め込み絶縁膜１ａと基板中の所定領域に形成された素子分離絶縁膜３とによって囲まれて島状に形成された活性領域上に形成されている。例文帳に追加

This nonvolatile semiconductor memory for discretely storing the charges in the laminated insulating film 2 is formed on an island-shaped active region surrounded by an embedded insulating film 1a embedded as a middle layer in the substrate and a device isolating and insulating film 3 formed in a predetermined region within the substrate. - 特許庁

素子分離絶縁膜３を開口してなる第１，第２の下側接続孔８ａ，８ｂを埋めて第１，第２拡散層２ａ，２ｂにコンタクトする第１，第２のコンタクト部材１０ａ，１０ｂを備えているので、その上の層間絶縁膜１４を開口して第１，第２のコンタクト部材１０ａ，１０ｂに達する第１，第２の上側接続孔１５ａ，１５ｂを形成する際における上側接続孔１５ａ，１５ｂのアスペクト比を低減することができる。例文帳に追加

Thus, an aspect ratio of holes 15a, 15b in the case of arriving at the members 10a, 10b by opening an interlayer insulating film 14 can be reduced. - 特許庁

ＭＩＳＦＥＴのゲート電極１５が、シリコン基板１１の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層１３の表面上に延びる第１の部分と、第１の部分から延長し、素子形成領域１４の内部に形成されたゲートトレンチ１６内にゲート酸化膜を介して埋め込まれた第２の部分とを有する。例文帳に追加

A gate electrode 15 of the MISFET comprises a first part extending on the surface of an element separation insulating layer 13 that has been polished to the same height as the surface of an element formation region of a silicon substrate 11, and a second part which extends from the first part and is embedded, through a gate oxide film, in a gate trench 16 formed inside an element formation region 14. - 特許庁