「"Memory Array"」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

Spare memory array block is configured to be selected by the 12-bit row address of 4K cycle out of the 13-bit row address of 8K cycle excluding the most significant row address bit RA13.例文帳に追加

予備メモリアレイブロックは８ＫサイクルのロウアドレスＲＡ１〜ＲＡ１３に対応する１３ビットのロウアドレスのうち最上位ロウアドレスＲＡ１３を除く４Ｋサイクル分の１２ビットのロウアドレスによって選択されるように構成する。 - 特許庁

Therefore, in a memory array configuration in which a bit line is formed on the side of the lower diffusion layers 108, a reduction in bit line resistance can reduce power consumption, and also can achieve high-speed operation.例文帳に追加

したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。 - 特許庁

The banked memory array is constituted of a plurality of sub-arrays SARYU, SARYL divided smaller, and two sub-arrays SARYU, SARYL share a sense amplifier in a retrieving circuit group RWSBK.例文帳に追加

バンク化されたメモリアレイは、さらに小さく分割された複数のサブアレイＳＡＲＹＵ，ＳＡＲＹＬで構成され、二つのサブアレイＳＡＲＹＵ，ＳＡＲＹＬで読み書き検索回路群ＲＷＳＢＫ内のセンスアンプを共有する。 - 特許庁

Light piping is lengthened by shading of memory array 33 and several characteristics of the image sensor, holding time of memory cell being lengthened under the effect of sub threshold current that increases according to light and photocharge in the substrate.例文帳に追加

メモリアレイ３３の遮光と画像センサの幾つかの特徴とにより、光パイピング、光により増加するサブスレショルド電流、及び基体における光電荷の影響をさせることにより、メモリセルの保持時間が長くなる。 - 特許庁

In the semiconductor device 1, memory array circuits 10 and 4010 respectively include a plurality of first memory cells for storing a plurality of pieces of data, and a plurality of second memory cells for respectively storing addresses of the first memory cells.例文帳に追加

半導体装置１において、メモリアレイ回路１０および４０１０は、複数個のデータを記憶する複数個の第１メモリセルと、第１メモリセルのアドレスをそれぞれ記憶する複数個の第２メモリセルとをそれぞれ含む。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

When requested access is for data read to the memory array 100, the semiconductor storage device 10 sets the maximum count value in the carry-up part 111 of the address counter 110 to 256 bits.例文帳に追加

一方、半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの読み出しである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を２５６ビットに設定する。 - 特許庁

In a data register (10) latching data of a selected memory cell in a memory array (MAR, MAL), when defect of the latch circuit included in this data register exists, a means for performing defect relieving is provided.例文帳に追加

メモリアレイ（ＭＡＲ，ＭＡＬ）において選択メモリセルのデータをラッチするデータレジスタ（１０）において、このデータレジスタに含まれるラッチ回路の不良が存在する場合その不良救済を行なうための手段を設ける。 - 特許庁

In response to the reading command and reading address from the outside, the control circuit 120 executes the normal reading operation of data from the nonvolatile memory array 121 and outputs the normal reading data to the outside.例文帳に追加

外部からの読み出しコマンドと読み出しアドレスとに応答して、制御回路１２０は不揮発性メモリアレイ１２１からデータの通常の読み出し動作を実行して、通常読み出しデータを外部へ出力する。 - 特許庁

The CPU reads a second plane by the second byte of the data during the writing in the memory array by the first byte of the data stored in the first plane, and writes by the second byte of the data stored in the second plane.例文帳に追加

また、ＣＰＵは、１プレーンにストアされたデータの第１バイトでメモリアレイに書き込みを行う間に、データの第２バイトで第２プレーンを読み込み、第２プレーンにストアされたデータの第２バイトで書き込みを行う。 - 特許庁

SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELLS, SELF ALIGNMENT METHOD FORMING THE SAME, SEMICONDUCTOR DEVICE HAVING ARRAY OF NONVOLATILE MEMORY CELLS, AND A PLURALITY OF ROWS CONNECTED WITH A PLURALITY OF SEMICONDUCTOR DEVICES例文帳に追加

フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法 - 特許庁

An electrically conducting interconnect element is deposited onto at least selected vertical pillar transistors and a non-volatile variable resistive memory cell is deposited onto the electrically conducting interconnect element to form a vertical transistor memory array.例文帳に追加

導電相互接続素子が、少なくとも選択された縦型ピラートランジスタ上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。 - 特許庁

To provide a self alignment method wherein a semiconductor memory array of floating gate memory cells is formed on a semiconductor substrate which has a plurality of insulting regions which are arranged being isolated and has active regions which are arranged on the substrate in parallel practically with each other in a row direction.例文帳に追加

隔置された複数の絶縁区域及び基板上に設けられる行方向で実質的に互いに平行な能動区域を有する、半導体基板に浮動ゲートメモリセルの半導体メモリアレイを形成する自己整列方法。 - 特許庁

Data is written in a memory array during first write-in operation by using a row enable signal (row decoder 305) and a write-in data signal (write- in driver 315) generated at a first phase (a first clock phase) of a clock signal.例文帳に追加

クロック信号の第１の位相（第１のクロック位相）において発生される行イネーブル信号（行デコーダ３０５）及び書き込みデータ信号（書き込みドライバ３１５）を用いて、データが第１の書き込み動作中にメモリアレイに書き込まれる。 - 特許庁

The interface circuits connect the memory array within a memory block to any desired memory input and output lines that are linked on the same shared global busses and to allow use of any convenient input and output lines to access the expanded memory block.例文帳に追加

インタフェース回路は、メモリブロック内のメモリアレイを、同一の共通グローバルバス上で連結された所望のメモリ入出力ラインに接続し、それによって拡張メモリブロックにアクセスする便利な入出力ラインが使用可能になる。 - 特許庁

A distributed memory array 102 includes memory assemblies 125 for storing data, each memory assembly 125 having a plurality of memory modules coupled together through a bi-directionally cross-strapped network, and each memory module has a switching mechanism.例文帳に追加

分散型メモリアレイ１０２は、データを格納するメモリアセンブリ１２５を備え、各メモリアセンブリ１２５は双方向交差ストラップ式ネットワークを介して共に結合された複数のメモリモジュールを有し、各メモリモジュールはスイッチングメカニズムを有する。 - 特許庁

To provide a magnetic memory and a magnetic memory array which can generate simply spiral magnetization of a right-handed rotation (clockwise rotation) or a left-handed rotation (counterclockwise rotation) and in which it is made possible to record information stably according to the direction of the spiral magnetization.例文帳に追加

右回り（時計回り）又は左回り（反時計回り）の渦状磁化を簡易に生成することができ、前記渦状磁化の向きに応じて情報を安定的に記録できるようにした磁性メモリ及び磁性メモリアレイを提供する。 - 特許庁

Between a memory array 6 and a bias supply circuit 1, a load resistance changeover circuit 2 is arranged for the purpose of adjusting the differences in bit line load resistance dependent on the arranged positions of memory cells MCm, n so as to relax or equalize the differences.例文帳に追加

メモリアレイ６とバイアス供給回路１との間には、メモリセルＭＣｍ、ｎの配置位置に依存するビット線負荷抵抗の違いを緩和または同一にするように調整するために負荷抵抗切替回路２が設けられている。 - 特許庁

When address values that exceed the number of the word lines 3 are designated, the limiting circuit 8 outputs "1" from an unillustrated over output line through the control line 8 to inhibit the data control part 5 from accessing a memory cell in the memory array 2.例文帳に追加

ワード線３数を越えるアドレス値の指定があった場合に、リミッタ回路８が制御線８を介して、不図示なＯＶＥＲ出力線から「１」を出力し、データ制御部５のメモリアレイ２内のメモリセルへのアクセスを禁止する。 - 特許庁

The nonvolatile semiconductor memory device is provided with a memory laminate in a memory array region and with a dummy laminate in a peripheral circuit region, wherein dummy holes 31a and 31b are formed in the dummy laminate, and insulating members are buried therein.例文帳に追加

不揮発性半導体記憶装置において、メモリアレイ領域にメモリ積層体を設け、周辺回路領域にダミー積層体を設け、ダミー積層体にダミーホール３１ａ，３１ｂを形成し、その内部に絶縁部材を埋め込む。 - 特許庁

A first portion of the memory array includes memory cells (normal row group N_ROWS) to be accessed for read/write during normal operation, and a second portion includes memory cells (configuration row group C_ROWS) to be read when power is turned on.例文帳に追加

メモリアレイの第１の部分は通常動作時の読出書込のためにアクセスされるメモリセル（ノーマル横列群Ｎ＿ＲＯＷＳ）を含み、第２の部分は電源投入時に読み出されるメモリセル（設定用横列群Ｃ＿ＲＯＷＳ）を含む。 - 特許庁

The nonvolatile memory (14) includes a memory array (149), a charge pump (152), a distributer (151) for selecting output voltage of the charge pump, and a sequencer (145) for controlling operation of the charge pump and the distributer.例文帳に追加

メモリアレイ（１４９）と、チャージポンプ（１５２）と、上記チャージポンプの出力電圧を選択するディストリビュータ（１５１）と、上記チャージポンプと上記ディストリビュータとの動作を制御可能なシーケンサ（１４５）とを含んで不揮発性メモリ（１４）を構成する。 - 特許庁

When the second rewritable signal FHVEI is active, the second voltage supply control part 20I supplies the high voltage generated by the internal power circuit (boosting circuit) 11 to a memory array 40I in a code area 10I.例文帳に追加

第２の電圧供給制御部２０Ｉは、第２の書換可能信号ＦＨＶＥＩが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をコード領域１０Ｉのメモリアレイ４０Ｉに供給する。 - 特許庁

The semiconductor nonvolatile memory such as an EPROM includes: a memory array section 2; a plurality of memory areas 3A, 3B; a sequence circuit 5; write-in/read-out sections 4B, 7, 16, 17, 18; latch circuits 8A, 8B; and selection driving sections 9, 10, 11, 14, 15.例文帳に追加

EPROM等の半導体不揮発性メモリは、メモリアレイ部２と、複数のメモリ領域３Ａ，３Ｂと、シーケンス回路５と、書き込み読み出し部４Ｂ，７，１６，１７，１８と、ラッチ回路８Ａ，８Ｂと、選択駆動部９，１０，１１，１４，１５とを備えている。 - 特許庁

This memory is a semiconductor memory provided with a read- only data port, and also provided with an address decoder decoding an address signal and outputting a read-word signal corresponding to this signal, and a memory array having plural words selected by the read-word signal.例文帳に追加

読み出し専用のデータポートを備える半導体メモリであって、アドレス信号をデコードし、これに対応したリードワード信号を出力するアドレスデコーダと、リードワード信号により選択される複数のワードを有するメモリアレイとを備える。 - 特許庁

To provide a DRAM which performs burst refresh so as to attain low current fresh not limited by a peak current by minimizing operations of a peripheral circuit of a memory array to the utmost, and also to provide its refresh method .例文帳に追加

本発明の目的は、メモリーアレーの周辺回路の動作を極力少なくして、バーストリフレッシュをおこない、ピーク電流値に制限されない低電流リフレッシュを可能とするＤＲＡＭおよびそのリフレッシュ方法を提供することにある。 - 特許庁

To provide a discharge circuit of nonvolatile semiconductor memory, which can shorten discharge time to prevent excess and latch up of withstand pressure by a constant current circuit which simultaneously discharges each terminal of a memory array with discharge operation after erase operation.例文帳に追加

消去動作後の放電動作で、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止できる不揮発性半導体メモリの放電回路を提供する。 - 特許庁

When accessing a memory array 32, the computer 2 specifies the encrypted address 91 needed by the address issuance driver 92 acquired from the memory card 3, and issues the specified encrypted address 91 to the memory card 3.例文帳に追加

そして、メモリアレイ３２にアクセスするとき、コンピュータ２は、メモリカード３から取得したアドレス発行ドライバ９２によって必要な暗号化済みアドレス９１を特定し、特定した暗号化済みアドレス９１をメモリカード３に対して発行する。 - 特許庁

A concealment and reading comparison circuit is connected between the detection circuit and the writing driver, and connects an error flag to the control logic circuit in response to comparison between a data bit in an input latch and a data out read from the memory array.例文帳に追加

隠し読出し比較回路は、検知回路と書込みドライバとの間に結合され、入力ラッチ内のデータビットとメモリアレイから読み出されたデータアウトとの間の比較に応答してエラーフラグを制御ロジック回路に結合する。 - 特許庁

A semiconductor memory array of floating gate memory cell is formed on a semiconductor basic body along with an interlaced strap region in that array and a peripheral region contiguous to that array and containing a related logic device.例文帳に追加

本発明は、半導体基体上に、フローティングゲートメモリセルの半導体メモリアレーを、そのアレー内にインターレースされたストラップ領域、及びそのアレーに隣接し関連論理デバイスを収容するための周囲領域と共に形成する方法に係る。 - 特許庁

A control signal generating circuit 23 sequentially selects the memory array of one side at the time of verify operation in a test mode and at the time of transfer of the write target values, and selects both memory arrays when applying a pulse to the memory cells in the test mode.例文帳に追加

制御信号生成回路２３は、テストモードでのベリファイ動作時および書込み目標値の転送時に、片方のメモリアレイを順番に選択し、テストモードでのメモリセルへのパルス印加時に、両方のメモリアレイを選択する。 - 特許庁

To provide a non-voltage semiconductor memory unit, which can read data of a spare memory cell array with priority to a main memory array in which a physical address of a memory cell array comprising NAND structure, is precedent and to provide data reading method used for the unit.例文帳に追加

ＮＡＮＤ構造からなるメモリセルアレイの物理的アドレスが先にあるメインメモリアレイより先にスペアメモリアレイのデータを優先的にリードできる不揮発性半導体メモリ装置及びこれに用いるデータリード方法を提供する。 - 特許庁

The memory array has a semiconductor substrate 30, a gate insulation film 37, and an electric charge accumulation region 36, and has a plurality of memory transistors in which a threshold value can be changed by injecting or discharging electrons for the electric charge accumulation region.例文帳に追加

メモリアレイは、半導体基板（３０）とゲート絶縁膜（３７）と電荷蓄積領域（３６）を有し、電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数のメモリトランジスタ（２１）を有する。 - 特許庁

To allow each memory array to operate independently, and eliminate bus arbitration between a plurality of CPU chips when memories are integrated by providing a plurality of memory arrays in one chip in a system in which the plurality of CPU chips use a plurality of memories.例文帳に追加

複数のＣＰＵで複数のメモリを使用するシステムにおいて、１チップに複数のメモリアレイを持たせてメモリを統合する場合、各メモリアレイ毎に独立の動作が可能であり、且つＣＰＵ間でのバス調停を不要にする。 - 特許庁

This technique is also applied to metablocks that include one block from each of several different units of a memory array by directing all the pages updated to a single unused block in one of the units.例文帳に追加

この技法は、上記ユニットのうちの１ユニット内の単一の未使用ブロックに更新されるすべてのページを向けることにより、メモリアレイのいくつかの異なるユニットの各々から得られる１ブロックを含むメタブロックにも適用される。 - 特許庁

To provide a nonvolatile semiconductor memory device in which increasing erasing operation speed can be achieved by optimizing erasing operation in memory array constitution in which a plurality of pages are connected respectively to respective word lines of a plurality of word lines.例文帳に追加

複数のワード線の各ワード線に複数のページが対応して接続されるメモリアレイ構成での消去動作の最適化を図り、また消去動作の高速化を実現できる不揮発性半導体記憶装置を提供する。 - 特許庁

The semiconductor memory device is provided with the memory array 10 divided into a plurality of independently controllable banks and its peripheral circuit, wherein each bank is provided with a refresh counter 24 for generating a row address to be refreshed.例文帳に追加

本発明の半導体メモリ装置は、独立に制御可能な複数のバンクに分割されたメモリアレイ１０とその周辺回路を備え、各バンクにはリフレッシュ対象の行アドレスを発生するリフレッシュカウンタ２４が設けられている。 - 特許庁

The method of manufacturing a dynamic random access memory, having a memory array region arranged on a semiconductor substrate, a peripheral circuit region, and a silicon nitride film provided in between the memory array and peripheral circuit regions includes at least a process 1 for removing the silicon nitride film provided in the peripheral circuit region and a process 2 for treating a substrate to be treated obtained by the process 1 under a hydrogen gas atmosphere.例文帳に追加

半導体基板に配置されたメモリアレイ領域と、周辺回路領域とを備え、 前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜を有するダイナミックランダムアクセスメモリの製造方法であって、（１）前記周辺回路領域に設けられた窒化シリコン膜を除去する工程と、（２）水素ガス雰囲気下に前記工程（１）により得られた被処理基板を処理する工程と、 を少なくとも有することを特徴とする、ダイナミックランダムアクセスメモリの製造方法。 - 特許庁

Among them, M and N are natural numbers, and the second storage cells and the first transistors control whether the open circuit is formed between the corresponding bit line and sense amplifier, or not, and a write-in of a test result of the nonvolatile memory array is carried out by the second transistor and the enable line.例文帳に追加

その中で、ＭとＮは自然数であって、第２記憶セルと、第１トランジスタは、対応するビット線とセンス増幅器の間が開路であるか否かを制御し、第２トランジスタとエネイブル線とは、不揮発性メモリアレイのテスト結果を書き込む。 - 特許庁

To solve problems that a simultaneous write access to a number of memory cells connected in parallel in a data line direction, i.e. multiplex selection, is inhibited as a memory function, and in a memory array of the above constitution, a write access time is long and test time cannot be shortened.例文帳に追加

データ線方向に並列に多数接続されたメモリセルへの同時書込みアクセス、すなわち、セル多重選択は、メモリ機能的に禁止であり、前記のような構成のメモリアレイでは、書込みアクセスが長く、テスト時間の短縮が図れない。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

The semiconductor device of the present invention capable of correcting errors in stored data includes a memory array 31, a data reading part 32, an ECC circuit (data error detecting part and second data correcting part) 40, and a data correcting part (first data correcting part) 33.例文帳に追加

本発明は、記憶したデータの誤りを訂正することが可能な半導体装置であって、メモリアレイ３１と、データ読出部３２と、ＥＣＣ回路（データ誤検出部、第２データ訂正部）４０と、データ訂正部（第１データ訂正部）３３とを備えている。 - 特許庁

A switch for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチを設ける。 - 特許庁

In a controller 1, a ROM write-mode setting register 10 for setting ON/OFF modes of the switches 11-1 to 11-N is provided, and the switches 11-1 to 11-N are set to ON modes when a program is written into a memory array 2 by using sockets.例文帳に追加

コントローラ１に、スイッチ１１−１〜１１−ＮのＯＮ／ＯＦＦモードを設定するＲＯＭ書きモード設定用レジスタ１０を設け、ソケットを使用してのメモリアレイ２へのプログラムの書き込み時に、スイッチ１１−１〜１１−ＮをＯＮモードとする。 - 特許庁

A search line driver DR transfers search data SD, SD_N to respective CAM cells of a CAM memory array 10 via a search line pair SL, SL_N when a search line enable signal SLE supplied from a search control circuit 40 is activated.例文帳に追加

サーチ線ドライバＤＲは、サーチ制御回路４０から供給されたサーチ線イネーブル信号ＳＬＥが活性化したとき、ＣＡＭメモリアレイ１０の各ＣＡＭセルにサーチ線対ＳＬ，ＳＬ＿Ｎを介して検索データＳＤ，ＳＤ＿Ｎを転送する。 - 特許庁