「メモリ間命令」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

この発明は、主記憶装置７の命令メモリ空間を固定領域メモリ１とキャッシュメモリ２とに分割して構成される。例文帳に追加

This invention is constituted by dividing the instruction memory space of a main storage device 7 into an fixed area memory 1 and a cache memory 2. - 特許庁

メモリを内蔵すると共に、外部メモリとも接続可能なマイコンは、命令として、メモリ空間１０の特定領域１２へのみ分岐可能であると共に、１命令で且つ最小命令長である特定領域分岐命令ＪＭを有する。例文帳に追加

This microcomputer with built-in memory and connectable with the external memory as well is provided with a specified area branching instruction JM to be branched only to a specified area 12 of a memory space 10, which one instruction and minimum instruction length as an instruction. - 特許庁

メモリ・レジスタ間の転送命令の単数または複数、レジスタ・レジスタ間の演算命令、の内、複数の命令コードを組合せ、これを結合させる前置コードを用いて、メモリ上の演算を可能にする。例文帳に追加

Operation on the memory can be performed by combining a single or a plurality of transfer instructions between the memory and a register, and a plurality of instruction codes out of operation instructions between the registers, and using a prefix code for coupling them. - 特許庁

不連続なメモリ空間に対する命令フェッチが発生しない場合の命令フェッチ性能を向上させる。例文帳に追加

To improve instruction fetch performance when an instruction fetch to a discontinuous memory space does not occur. - 特許庁

ＣＰＵ１１とローカルメモリ１３との間でデータが授受される際、ＣＰＵ１１の命令セットを拡張した命令が用いられる。例文帳に追加

When data are delivered between the CPU 11 and the local memory 13, a command in which the command set of the CPU 11 is extended is used. - 特許庁

割込み・間接分岐命令の場合には、その命令を示す符号と分岐先及び分岐元アドレスをトレースメモリ１２に書込む。例文帳に追加

In the case of interruption/indirect branching instruction, a code showing that instruction and branch destination and branch source addresses are written in the trace memory 12. - 特許庁

命令発行制御部１１０の圧縮可否判定部１３０は、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令が、メモリバンク２１０のバンク幅内の複数の要素データをアクセスするか否かを判定する。例文帳に追加

A compression propriety determination part 130 of an instruction issuing control unit 110 determines whether a memory access instruction which can access a plurality of element data stored at an address interval designated by instruction by one instruction accesses a plurality of element data within the bank width of a memory bank 210. - 特許庁

命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるベクトルロード命令のようなメモリアクセス命令を、圧縮メモリアクセスリクエストを用いて処理する場合のプロセッサ内での処理量を削減すること。例文帳に追加

To reduce throughput within a processor in processing of a memory access instruction such as a vector load instruction which can access a plurality of element data stored at an address interval designated by instruction by one instruction by use of a compression memory access request. - 特許庁

複数のメモリアクセス命令に対しての応答時間を小規模なメモリを用いて保証できるデータ処理システムを提供する。例文帳に追加

To provide a data processing system for securing a response time to a plurality of memory access instructions by using a small-scaled memory. - 特許庁

メモリ空間切り替え制御部１３は、ステップ実行ブレイク許可時には、一命令実行ごとにメモリ空間をユーザメモリ空間１４からデバッグメモリ空間１７へ切り替える。例文帳に追加

The memory space switching control part 13 switches the memory space from the user memory space 14 to the debugging memory space 17 for every instruction execution when a step execution break is permitted. - 特許庁

メモリアクセス手段４のメモリアクセス要求をアクセス分割手段７で分割し、分割したメモリアクセス命令の間にＣＰＵ３からのメモリアクセス要求を割り込ませる。例文帳に追加

The memory access request of a memory access means 4 is divided by an access dividing means 7, and the divided memory access instructions is interrupted by a memory access request from a CPU 3. - 特許庁

そして、プロセスにおいて命令が実行された場合に、命令が記憶されているプロセスメモリ空間に対応するブレークメモリ空間のブレークポイント情報に基づいて、プロセスを停止させるか否かを判定する。例文帳に追加

When an instruction is executed in the process, the computer determines whether or not to stop the process on the basis of break point information in a break memory space corresponding to a process memory space storing the instruction. - 特許庁

ローカル命令メモリのサイズを実質的に拡大する形態でローカル命令メモリを各プロセッサ間で共有できるマルチプロセッサシステムにおけるプロセッサを提供する。例文帳に追加

To provide a processor in a multiprocessor system in which a local instruction memory can be shared between processors in a form of increasing the size of the local instruction memory. - 特許庁

テレビジョン制御部２８は、制御命令をメモリ３０に保存させ、例えば当該制御命令に記述された時間等になった時に、その制御命令を実行してテレビジョン受信部２６を制御する。例文帳に追加

The television control section 28 stores the control instruction to the memory 30 and executes the control instruction to control a television reception section 26, for example, when a time or the like described in the control instruction comes. - 特許庁

これにより、命令定義格納メモリ２４によく使用する複数の命令を短データ量で定義しておくことで、読み込む命令のデータ量を削減でき、読み込み時間を短縮できる。例文帳に追加

Thus, data quantity of the instruction to be read is reduced and the read time is shortened by defining a plurality of instructions to be frequently used in the instruction definition storage memory 24 by short data quantity. - 特許庁

命令を実行する命令実行手段と、該命令実行手段からのコマンドに対応して外部のメモリに対するデータのロード／ストアを制御するロード／ストア制御手段と、該ロード／ストア制御手段と外部のメモリとの間でデータの暗号化／復号化を行う暗号処理手段とを備える。例文帳に追加

A secure processor comprises: instruction executing means for executing the instruction; loading/storing control means for controlling the loading/storing of data in an external memory according to a command from the instruction executing means; and encryption processing means for encrypting/decrypting data between the loading/storing control means and the external memory. - 特許庁

命令を実行する命令実行手段と、該命令実行手段からのコマンドに対応して外部のメモリに対するデータのロード／ストアを制御するロード／ストア制御手段と、該ロード／ストア制御手段と外部のメモリとの間でデータの暗号化／復号化を行う暗号処理手段とを備える。例文帳に追加

A secure processor includes: an instruction executing means for executing the instruction; a loading/storing control means for controlling the loading/storing of the data with respect to an external memory in accordance with a command from the instruction executing means; and an encryption processing means for encrypting/decrypting the data between the loading/storing control means and the external memory. - 特許庁

また、実行された命令がプロセスメモリ空間内でデータを代入する代入命令である場合に、データの代入先となるプロセスメモリ空間に対応するブレークメモリ空間の情報を、データが記憶されているプロセスメモリ空間に対応するブレークメモリ空間のブレークポイント情報に更新する。例文帳に追加

When the executed instruction is a substitution instruction for substituting data in the process memory space, the computer updates information in a break memory space corresponding to a process memory space which is a substitution destination of the data to break point information in a break memory space corresponding to a process memory space storing the data. - 特許庁

デバッグサポート装置１５に、未定義命令フェッチまたはブレイクポイントを検出するメモリ空間切り替え要因検出部１２と、未定義命令フェッチもしくはブレイクポイントの検出時にメモリ空間をユーザメモリ空間１４からデバッグメモリ空間１７へ切り替える際の切り替えを制御するメモリ空間切り替え制御部１３を設ける。例文帳に追加

This debugging support device 16 comprises a memory space switching factor detection part 12 for detecting an undefined instruction fetch or break point, and a memory space switching control part 13 for controlling the switching of the memory space from a user memory space 14 to a debugging memory space 17 in the detection of the undefined instruction fetch or break point. - 特許庁

そして、命令フェッチ制御部１８は、命令実行部１３がループ処理を実行している間において、フェッチアドレスが第１のアドレスＬＮＦＡ以降である場合に、命令フェッチ部１１による命令メモリ１０へのフェッチアドレスの供給を停止させる。例文帳に追加

Then, while the instruction execution part 13 executes loop processing, an instruction fetch control part 18 stops the supply of the fetch address to the instruction memory 10 by the instruction fetch part 11 when the fetch address corresponds to a first address LNFA (Loop Next Fetch Address) or an address after the first address. - 特許庁

メモリアクセス装置の各ポートのキャッシュ装置とメモリとの間で、各ポートの命令のリクエストの調停を行うメモリアクセス処理装置で、調停が混雑している場合に、メモリアクセスを最適化して、メモリアクセス効率を向上できるようにする。例文帳に追加

To provide a memory access processing device for mediating a command request at each port between a cash device of each port of a memory access device and a memory, the memory access processing device having improved memory access efficiency by optimizing memory accesses when the mediation is congested. - 特許庁

キャッシュメモリ６にローカルメモリと一致しないデータが蓄えられないように、ローカルメモリ側の書き換えロックがはずされて次の転送命令がくるのに相当する、ローカルメモリ−リモートメモリ間の転送のラウンドトリップタイム経過ごとに、キャッシュをクリアする。例文帳に追加

The cache is cleared at every passage of a round trip time of transfer between a local memory and a remote memory, equivalent to coming of the next transfer command by releasing rewrite lock on the local memory side so that data not agreeing with the local memory are not stored in the cache memory 6. - 特許庁

メモリコントローラ４０を構成するＳＤＲＡＭ制御部４３はバス（信号線）により各メモリＭ１、Ｍ２と相互接続され、ＣＰＵ１１の命令内容に従って、各メモリＭ１、Ｍ２との間で信号を伝送させる。例文帳に追加

An SDRAM control part 43 configuring a memory controller 40 is connected through a bus(signal line) to each memory M1 and M2, and a signal is transmitted between the memories M1 and M2 according to the instruction content of a CPU 11. - 特許庁

このメモリ装置は、メモリ・コントローラのスレーブとして動作するため、メモリ・コントローラによって定義される以外の時間に命令を実行することはできない。例文帳に追加

As this memory device is operated as a slave of the controller 22, it cannot perform an instruction in a time other than the time controlled by the controller 22. - 特許庁

データシフト命令とは、プロセッサユニットに当該データシフト命令によって、データブロックの形態でシフトすべきデータユニットの数を設定するものであると定義され、プロセッサユニットは、これがデータシフト命令に依存して、データシフト命令により設定された数に相応する数のデータユニットをデータメモリと中間メモリユニットとの間でシフトするように構成する。例文帳に追加

A data shift instruction is defined as an instruction to set the number of data units to be shifted in the configuration of data blocks to a processor unit under the data shift instruction, and the processor unit depending on the data shift instruction is constituted so that the data units in the number equivalent to the number set by the data shift instruction can be shifted between a data memory and an intermediate memory unit. - 特許庁

そして、少なくともいずれかの命令について超過期間であった期間の累計を、メモリ競合時間として特定する。例文帳に追加

The period accumulation of excess periods at least about any instruction is identified as a memory contention time. - 特許庁

プログラムカウンタ１２と命令メモリ１５，１６との間の信号経路にセレクタ１３ａを設け、２ワードの分岐命令発生時に、セレクタ１３ａが命令レジスタ２０から分岐先アドレスを取得し、プログラムカウンタ１２からのアドレスの代わりに、取得した分岐先アドレスを、命令メモリ１５，１６に対する読み出しアドレスとして出力することで、クロック消費数を削減する。例文帳に追加

A selector 13a is arranged in a signal route between a program counter 12 and instruction memories 15, 16, and when a branch instruction of two words is generated, the selector 13a acquires a branched destination address from an instruction register 20 and outputs the acquired branched destination address as a reading address from the instruction memories 15, 16 instead of an address acquired from the program counter 12 to reduce the number of clocks consumed. - 特許庁

メモリアドレス空間はドメインに分割され、命令アクセス制御回路を使用して、実行される命令が取り込まれるメモリアドレスが、いつドメイン境界を横切り、変化したかを検出し、その場合に、新たなドメイン内の命令が許可された形態の許容命令であることを確認するために検査を行う。例文帳に追加

A memory address space is divided into domains and an instruction access control circuit is used to detect when a memory address from which an instruction to be executed is fetched has crossed a domain boundary and changed and in such cases to conduct a check to confirm that the instruction within the new domain is an acceptable instruction of a permitted form. - 特許庁

ＩＦ命令が再度実行されるとき、条件判定が完了するまでの間に比較器２３３がプログラム格納メモリ２３１に記憶してある分岐先の命令をプログラムデコーダユニット２１にフェッチさせ、別途プログラムメモリ１からフェッチされるＩＦ命令に続く命令とともに並列処理をさせる。例文帳に追加

When an IF instruction is re-executed, a comparator 233 allows a program decoder unit 21 to fetch the instruction at the destination of branch stored in the program storage memory 231 until the condition judgment is completed, and to perform the parallel processing with an instruction following the IF instruction to be separately fetched from the program memory 1. - 特許庁

その結果、Ｉ／Ｏデータに対するプロセッサ読出し命令は、メモリトランザクションの待ち時間を必要としない。例文帳に追加

Consequently, a processor readout instruction for the I/O data does not need a wait time for a memory transaction. - 特許庁

書き込み制御部８およびセレクタ９は、命令読み出しが行われない期間を利用して、プログラムメモリ２へデータを書き込む制御を行う。例文帳に追加

A write control part 8 and the selector 9 perform write control of the data to the program memory 2 utilizing a period in which the commands are not read. - 特許庁

この命令コードの第１のワードはプログラム上解放されていないラッチ手段（ＴＲＤ）とメモリの間でデータ転送を行なう。例文帳に追加

The first word of the command code transfers data between a latching means (TRD) that has not been released in terms of a program and a memory. - 特許庁

様々なロード及び格納命令を用いて、多重ベクトル・エレメントをレジスタ・ファイル内のレジスタとメモリとの間で転送する。例文帳に追加

To transfer multiple vector elements between registers in a register file and a memory by using various load and store instructions. - 特許庁

近傍重み情報に基づいて、命令キャッシュ競合回数が少なくなるように、複数の関数をメモリ空間に配置する。例文帳に追加

A plurality of functions are arranged in a memory space so that the number of instruction cache conflicts is reduced on the basis of neighborhood weight information. - 特許庁

第１処理ユニット１０は動的に実行時間が変化するメモリアクセス命令を実行し、第２処理ユニット２０は静的に実行時間が決定する演算命令を実行する。例文帳に追加

The first processing unit 10 executes a memory access instruction whose executing time is dynamically changed, and the second processing unit 20 executes an arithmetic instruction whose executing time is statically decided. - 特許庁

ループ内の命令はループの次の繰り返しで実行するためにループバッファから送られ、及びループ内の命令はループバッファから送られる間はプログラムメモリのアクセスを禁止させるために、プログラムメモリにディセーブル信号が送られる。例文帳に追加

The instructions within the loop are transmitted from the loop buffer to be executed in a subsequent iteration of the loop and a disable signal is transmitted to the program memory for inhibiting access to the program memory while the instructions within the loop are transmitted from the buffer. - 特許庁

そして、ホスト装置から取得したデータをフラッシュメモリ１４に書き込む命令実行部１２と、命令実行部１２によってフラッシュメモリ１４に記録されたデータを短時間のうちに光ディスクに書き込むドライブ制御部１５とを備えている。例文帳に追加

The hybrid device 1 is equipped with: an instruction executing part 12 writing data obtained from a host device into the flash memory 14; and a drive control part 15 writing data recorded in the flash memory 14 by the instruction executing part 12 into the optical disk in a short period of time. - 特許庁

第３フリップフロップ３３は、インストラクションメモリ２０とプログラムカウンタ制御部４０との間に介在され、インストラクションメモリ２０からのシーケンス制御命令Ｓｌ１を保持すると共に、前回入力したシーケンス制御命令Ｓｌ３をプログラムカウンタ制御部４０に出力する。例文帳に追加

The third flip-flop 33 interposed between the instruction memory 20 and the program counter control part 40 holds a sequence control instruction SI1 from the instruction memory 20, and outputs a previously input sequence control instruction SI3 to the program counter control part 40. - 特許庁

メモリ制御ＡＳＩＣ１０４は、このページヒットの判定を、リード／ライト処理を命令するコマンドを発行したときから、プリチャージ処理を命令するコマンドを発行するまでの期間中、行う。例文帳に追加

The memory control ASIC 104 determines the page hit during the period from issuing a command instructing the read/write processing until issuing a command instructing the precharge processing. - 特許庁

命令格納メモリの容量消費を抑え、処理時間の短い転送を実現すると共に、演算処理を行ったデータを転送することができるブロック転送命令実行装置を提供する。例文帳に追加

To provide a block transfer instruction execution device for transferring data in a short processing time by suppressing consumption of an instruction storage memory, and for transferring data subjected to arithmetic processing. - 特許庁

制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。例文帳に追加

When data read instructions are input from the SDRAM during the transfer of data stored in the SDRAM to the flash memory according to the store instructions, the control circuit controls to interrupt the data transfer and to output the data stored in the SDRAM to the outside according to the read instructions. - 特許庁

コプロセッサデータアクセス制御方法は、コプロセッサとメモリユニットとの間で伝送されるワードデータの量を決定することができるように、コプロセッサ表示欄のあるコプロセッサメモリアクセス命令を有する。例文帳に追加

This coprocessor data access control method is provided with the coprocessor memory access instruction having the coprocessor display column so that quantity of word data to be transmitted between the coprocessor and a memory unit is decided. - 特許庁

コプロセッサとメモリとの間の伝送におけるデータワードの数を決定するため、コプロセッサレジスタ表示欄を持つコプロセッサメモリアクセス命令を使用する.例文帳に追加

To use a coprocessor memory access instruction having a coprocessor register display column to decide the number of data words in transmission between a coprocessor and a memory. - 特許庁

速度の異なる複数のメモリを有するコンピュータ装置上に構築される仮想機械で中間コードプログラムを実行する場合でも、その実行速度を向上させるように命令をメモリ上に最適に配置する。例文帳に追加

To optimally arrange instructions on a memory so that the executing speed is accelerated even when an intermediate code program is executed by a virtual machine constructed on a computer device having plural memories of which speeds are different. - 特許庁

この／ＷＡＩＴ信号が入力されるメモリコントローラ３は、プログラムメモリ４への／ＲＤ信号に命令データのレベル変動が収束するまでウェイト期間を挿入する。例文帳に追加

The controller 3 to which the /WAIT signal input therein inserts a wait period into a /RD signal for a program memory 4 until the level variations of the command data has converged. - 特許庁