「線形ゲート」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

新液性ＦＡのゲート電極形成部ＧＴＡに導電性インクを滴下し、滴下したインク膜がゲート電極形成部ＧＴＡに均一に広がった後、撥液性ＲＡのゲート配線形成部ＧＬＡに幅広のゲート配線をＩＪ直描で形成する。例文帳に追加

A conductive ink is dropped to the gate electrode forming part GTA of the lyophilic portion FA and, after the dropped ink film is evenly spread over the gate electrode formation part GTA, a wide-width gate line is formed on a gate line formation part GLA of lyophobic portion RA by direct drawing of IJ. - 特許庁

液晶表示装置には、ゲート線形成用の第１の導電膜からなるゲート線１及び画面内共通線２と、画素電極形成用の第２の導電膜からなりゲート線１と交差する補助容量形成のための画面端共通線５ａとが設けられている。例文帳に追加

The liquid crystal display device is provided with gate lines 1 and in-screen common lines 2 formed of a 1st conductive film for forming the gate lines and screen end common lines 5a for forming auxiliary capacitance which are formed of a 2nd conductive film for forming pixel electrodes and are crossing the gate lines 1. - 特許庁

櫛状パターンのゲート電極のＦＥＴ（第１ＦＥＴ）は線形性に優れ、曲折パターンのゲート電極のＦＥＴ（第２ＦＥＴ）は高調波歪み特性に優れている。例文帳に追加

The FET (first FET) of the comb-like pattern gate electrode is excellent in linearity, and the FET (second FET) of the bent pattern gate electrode is in harmonic distortion characteristics. - 特許庁

ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor storage which ensures a transfer and process margin without deforming a gate shape intricately when forming gate wiring of SRAM. - 特許庁

次に、ストレスゲート電圧Ｖgstress を印加しながら、Ｖgstress よりも小さい測定ゲート電圧Ｖｇを間欠的に印加し、線形ドレイン電流Ｉdlin２及び飽和ドレイン電流Ｉdsat２を測定する。例文帳に追加

Then while a stress gate voltage Vgstress is applied, a measurement gate voltage Vg smaller than the Vgstress is intermittently applied, and a linear drain current Idlin2 and a saturation drain current Idsat2 are measured. - 特許庁

ゲート電極形成部ＧＴＡとゲート配線形成部ＧＬＡのインク膜の膜厚は、それぞれの部分におけるインクの滴下量で制御し、焼成後側液晶表示パネルに得られる両者の膜厚を同等にする。例文帳に追加

Film thicknesses of ink films on the gate electrode formation part GTA and the gate line formation part GLA are controlled by adjusting a dropping amount of the ink on each area, and the film thicknesses of both parts obtained on the liquid crystal display panel after baking are adjusted to be equal with each other. - 特許庁

半導体記憶装置、特に、ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する。例文帳に追加

To keep a transfer and a working margin reliably without complicatedly deforming the shape of a gate in the course of forming a gate wiring of a semiconductor memory device, particularly an SRAM. - 特許庁

したがって、フローティングゲートの残りの部分及びコントロールゲートのパターンニングをする際、ソース線形成領域８８が過度にエッチングされ、凹部が形成されるということがなくなる。例文帳に追加

At patterning the remaining part of the floating gate and the control gate, a recessed part prevented from being formed due to the excessive etching of the source line formation region 88 is eliminated. - 特許庁

バランス抵抗器の接続されたゲート間伝導領域を有するマルチゲート半導体デバイスにおいて、スイッチ素子として使用した際の低挿入損失と素子サイズを抑えつつ、オフ時の非線形性を改善する。例文帳に追加

To improve the non-linearity in the off state while keeping the insertion loss low in the case of being used as a switch element and suppressing an element size, in a multi-gate semiconductor device having an inter-gate conductive area to which a balance resistor is connected. - 特許庁

ゲート電極の分割形成に伴う素子分離膜上の不要なサイドウオール膜を小さくすることで、メタル配線形成時の障害を取り除く。例文帳に追加

To remove obstacle during metallic wiring formation by reducing an unnecessary sidewall film on an isolation film generated by division formation of a gate electrode. - 特許庁

静電容量形成用電極パターン６０が第１のＴＡＢブロック５０Ｂ−１のゲート引出し線形成領域３１Ｂに形成してある。例文帳に追加

A capacitance forming electrode pattern is formed in a gate leader line forming region 31B of a first TAB block 50B-1. - 特許庁

フローティングゲートＭＯＳＦＥＴによる非線形抵抗回路を用いた一次元離散時間力学系回路例文帳に追加

ONE DIMENSIONAL DISCRETE-TIME DYNAMICAL SYSTEM CIRCUIT USING NONLINEAR RESISTANCE CIRCUIT COMPRISING FLOATING GATE MOSFET - 特許庁

帰還回路を用いることなく、良好な線形性が得られる直交フラックスゲートセンサを提供する。例文帳に追加

To provide an orthogonal flux gate sensor capable of acquiring excellent linearity without using a feedback circuit. - 特許庁

このため、ソース線形成領域８８上には、ポリシリコン膜８６とコントロールゲートとなるポリシリコン膜とが積層されることになる。例文帳に追加

Thus, the polysilicon film 86 and the polysilicon film which is a control gate can be laminated on the source line formation region 88. - 特許庁

ゲート負電圧消去方式が適用できると共に、配線形成時のチャージアップダメージ低減効果を確実に得られるようにする。例文帳に追加

To apply a gate negative voltage erasure system, and to certainly reduce a charge-up damage reduction when forming wirings. - 特許庁

前置補償型線形化器１１１の負の位相偏移角度は、ゲート誘導子１０１によって決定される。例文帳に追加

The negative phase deviation angle of the pre-compensating type linearizer 111 is decided by a gate inductor 101. - 特許庁

ゲート制御電圧Ｖcは前置補償型線形化器１１１の増幅特性を調整するために用いられる。例文帳に追加

Gate control voltage Vc is used for adjusting the amplitude characteristic of the pre-compensating type linearizer 111. - 特許庁

飽和領域と線形領域を分けるのはＴＦＴのゲートに印可される電圧とＯＬＥＤに加わる電圧をどうするかで決まる。例文帳に追加

The separation between the saturation region and the linear region is determined according to a voltage applied to the gate of the TFT and a voltage applied to the OLED. - 特許庁

直線形状を有する第１の半導体領域１と第２の半導体領域２が互いに平行に配置され、これらの半導体領域と直行するように直線形状を有する第１のゲート電極３と第２のゲート電極４が互いに平行に配置されている。例文帳に追加

A first semiconductor region 1 and a second semiconductor region 2 respectively having linear shapes are arranged in parallel with each other, and a first gate electrode 3 and a second gate electrode 4 respectively having linear shapes are arranged in parallel with each other so as to meet with these semiconductor regions at right angles. - 特許庁

非線形素子のゲート電極を走査線又は信号線と接続し、ゲート電極の電位を印加するための非線形素子の第１配線層又は第２配線層とゲート電極層の接続を直接接続することで、接続抵抗の低減による安定動作と接続部分の占有面積の縮小を図る。例文帳に追加

By having the electrode of the non-linear element connected to a scanning line or a signal line, and the first wiring layer or the second wiring layer of the non-linear element for applying a potential to the gate electrode is directly connected to the electrode layer, stable operation by reduction in the connection resistance and reduction of occupied area of a connection portion are attained. - 特許庁

非線形素子のゲート電極は走査線又は信号線と接続され、非線形素子の第１配線層又は第２配線層がゲート電極の電位が印加されるようにゲート電極層と直接接続されていることで、接続抵抗の低減による安定動作と接続部分の占有面積を縮小する。例文帳に追加

By having the gate electrode of the non-linear element connected to the scanning line or the signal line, the first wiring layer or the second wiring layer of the non-linear element is directly connected to the gate electrode layer so that the potential of the gate electrode is applied and thereby stable operation is performed due to the reduction of connected resistance and the occupied area of the connection part is reduced. - 特許庁

非線形素子のゲート電極を走査線又は信号線と接続し、ゲート電極の電位を印加するための非線形素子の第１配線層又は第２配線層とゲート電極の接続を直接接続することで、接続抵抗の低減による安定動作と接続部分の占有面積の縮小を図る。例文帳に追加

The gate electrode of the non-linear element is connected with a scanning line or a signal line, the first wiring layer or the second wiring layer of the non-linear element for applying a potential of the gate electrode is directly connected with the gate electrode and, thereby, stable operation resulting from reduction of connection resistance and reduction in the occupancy area of the connection part are achieved. - 特許庁

自己整合型ソース線形成方法において、ソース線形成時のマスクとしてフォトレジストを使用せず、制御ゲートの上面の露出を防止することのできる不揮発性半導体記憶装置およびその製造方法を提供する。例文帳に追加

To provide a nonvolatile semiconductor memory and its fabricating method in which the upper surface of the control gate can be prevented from being exposed without using photoresist as a mask at the time of forming a self-aligned source line. - 特許庁

電圧変換回路２０は、ダイオード接続されたＶｔ相殺ＭＯＳトランジスタ２１と、ゲートがゲート制御回路６に接続され、ドレイン及びソースが、Ｖｔ相殺ＭＯＳトランジスタ２１と直列に接続された線形抵抗ＭＯＳトランジスタＭ２２とにより構成される。例文帳に追加

The voltage conversion circuit 20 is composed of a diode-connected Vt-offset MOS transistor 21, and a linear resistance MOS transistor M22 which has its gate connected to a gate control circuit 6 and its drain and source connected in series to the Vt-offset MOS transistor 21. - 特許庁

１／ｒ電流源１４により、増幅回路２００の負荷抵抗２６，２７のばらつきに反比例する電流を流すことによって、ソース接地トランジスタ２２，２３に接続されたゲート接地トランジスタ２４，２５のゲートバイアス点を一定に保ち、ゲート接地トランジスタのドレイン端子における線形性の劣化を抑制する。例文帳に追加

A 1/r current source 14 runs current inversely proportional to variation of load resistors 26, 27 of the amplifier circuit 200 so that gate bias points of gate-grounded transistors 24, 25 that are connected to the source-grounded transistors 22, 23 remain constant, and deterioration of linearity at a drain terminal of a gate-grounded transistor is suppressed. - 特許庁

フルシリサイド化されたゲート電極を有する半導体装置の製造方法において、活性領域と素子分離領域との段差による影響を受けることなく、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良う。例文帳に追加

To expose respective gate electrode formation films and gate wiring formation films formed on an active region and an element separation region with high accuracy, without being affected by the level difference between the active region and the element separation region, in a method for manufacturing a semiconductor device having a full-silicified gate electrode. - 特許庁

非線形領域で動作するべく直流バイアスされた第１及び第２ＦＥＴ５１、５３のゲート電極に所定の位相差を有する局部発振信号ｆＬ，ｆＬ’を入力し、線形領域で動作するべく直流バイアスされた第３ＦＥＴ５５のゲート電極には小振幅の高周波信号ｆｓを入力する。例文帳に追加

Local oscillation signals fL and fL' having a prescribed phase difference are inputted to gate electrodes of first and second FETs 51 and 53 which are subjected to direct current bias so as to operate in a nonlinear area, and a harmonic signal fs with small amplitude is inputted to a gate electrode of a third FET 55 which is subjected to direct current bias so as to operate in a linear area. - 特許庁

縞状に配置された、直線形状を有するドレイン拡散層およびソース拡散層１０，１２と、縞状に配置された、直線形状を有する素子分離領域１４と、拡散層１０，１２、素子分離領域１４に直交し、縞状に配置された、直線形状を有する制御ゲート１８と、制御ゲート１８と平行に、かつ、縞状に配置された、直線形状を有するソース配線用金属配線層２０ａと、ドレイン拡散層１０それぞれと接続する、孤立する島形状を有するドレイン接続用金属配線層２０ｂとから成るメモリセルアレイ構造を備えた不揮発性半導体メモリである。例文帳に追加

The nonvolatile semiconductor memory device is provided with the memory array structure. - 特許庁

前置補償型線形化器１１１は、共通ゲートＦＥＴ構造１００に基づいたものであり、ＦＥＴ１００の固有静電容量の位相特性への効果を軽減し、線形化器の損失を低減するドレイン端子とソース端子との間を接続する共振回路１０５、１０６を有する。例文帳に追加

A pre-compensating type linearizer 111 has resonance circuits 105 and 106, which are based on a common gate FET structure 100, reduce effect on the phase characteristic of the peculiar static capacity of FET 10, reduce loss of the linearizer and connect the drain terminal and the source terminal. - 特許庁

非線形回路および線形回路を含む複数の回路を集積回路化してなる半導体装置に関し、各回路のゲート電圧を調整するための内部電源回路を形成することなく、複数の回路を単一の電源にて動作させることを目的とする。例文帳に追加

To operate pluralities of circuits by a single power supply without forming an internal power supply circuit to adjust a gate voltage of each circuit with respect to the semiconductor device formed by integrating pluralities of the circuits including nonlinear circuits and linear circuits. - 特許庁

入力抵抗が大きく、伝達特性が線形であり、相互コンダクタンスの大きな電力増幅器等の応用に適し、かつゲート無効電流が少ない電界電子放出装置及びその製造方法を提供する。例文帳に追加

To provide a field electron emission device and its manufacturing method adaptable to a power amplifier or the like having large input resistance, a linear transfer characteristic, and large mutual conductance. - 特許庁

ピンチオフ近傍となるゲートバイアスの範囲において、ＭＥＳＦＥＴの相互コンダクタンス（ｇｍ）の線形性の劣化や、ドレインコンダクタンス（ｇｄ）の劣化を抑制する。例文帳に追加

To suppress deterioration in the linearity of a mutual conductance (gm) and deterioration in a drain conductance (gd) of a MESFET, in a range of the gate bias caused in the vicinity of pinch-off. - 特許庁

線形増幅に対してより良好な最大電流及び相互コンダクタンスを有し、高周波数スイッチングに対してより低いオン抵抗とゲート電荷との積を有する低コストのMOSFETを提供する。例文帳に追加

To provide an inexpensive MOSFET having a more satisfactory maximum current and mutual conductance with respect to linear amplification and having the product of lower on-resistance and a gate charge with respect to high frequency switching. - 特許庁

したがって、ゲート電極１１と第３半導体層５との接続部位における電圧−電流特性が線形性を有し、発光の制御性が向上する。例文帳に追加

Therefore, voltage-current characteristics of a connection part between the gate electrode 11 and third semiconductor layer 5 have linearity and the controllability of light emission is improved. - 特許庁

配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor apparatus for suppressing charge damage on a gate insulating film even when the dry etching to form wiring progresses. - 特許庁

二重層でなるゲート配線形成の時、アンダーカットが形成されることを防止することができる薄膜トランジスタ表示板及びその製造方法が提供すること。例文帳に追加

To provide a thin film transistor display board that can prevent a gate wire from being undercut when the gate wire is formed as a double-layered stack, and a method of manufacturing the same. - 特許庁

ソース・フォロワ・フィードバック回路260は、ソース234とゲート232に結合され、電流の供給に影響を与えるソース234における出力電圧を非線形化するために使用される。例文帳に追加

The feedback circuit 260 is connected to the source 234 and the gate 232, and used for making the output voltage of the source 234 influencing the current supply nonlinear. - 特許庁

ソース線形成領域８８全面にポリシリコン膜８６が残るように、ポリシリコン膜８６をエッチング除去し、フローティングゲートの一部分のパターンニングをしている。例文帳に追加

A polysilicon film 86 is removed by etching so that the polysilicon film 86 is left on the whole face of a source line formation region 88, and one part of a floating gate is patterned. - 特許庁

各温度で、最適のゲートバイアスを設定し、温度による特性変化を少なくし使用温度範囲全域で効率と線形性を改善することができる高周波電力増幅器を提供する。例文帳に追加

To provide a high-frequency power amplifier, capable of improving efficiency and linearity in all ranges of working temperature by setting optimal gate biases for every temperature to reducing changes in characteristics due to temperature. - 特許庁

第１及び第２のパターニング工程により、少なくともゲート電極形状、および走査線の配線形状に対応した金属膜層は、２回のパターニングによって２回エッチングされる。例文帳に追加

A metal film layer corresponding to at least a gate electrode shape and a scanning line wiring shape is etched for two times by double patterning in first and second patterning processes. - 特許庁

線形フィードバック・シフト・レジスタ（ＬＦＳＲ）コンポーネントは、多数ステージに分解したフィードバック論理回路を含み、ＬＦＳＲのサイズに無関係に、１ゲート遅延という最大ラッチ間動作待ち時間を実現する。例文帳に追加

The linear feedback shift register (LFSR) component includes a feedback logic circuit, decomposed into multiple stages, to realize the maximum inter-latch operational waiting time of a single gate delay, regardless of the size of the LFSR. - 特許庁

また、薄膜トランジスタのゲート電極とドレイン電極を電気的に接続することで、さらに整流特性の良い非線形素子を実現することができる。例文帳に追加

By electrically connecting a gate electrode and the drain electrode of the thin-film transistor, a nonlinear element having a more favorable rectification property can be obtained. - 特許庁

簡単な回路構成で、小型かつ高速、さらに特性の可変な、フローティングゲートＭＯＳＦＥＴによる非線形抵抗回路を用いた一次元離散時間力学系回路を提供する。例文帳に追加

To provide a one dimensional discrete-time dynamical system circuit using a nonlinear resistance circuit comprising a floating gate MOSFETS, which has a simple circuit configuration and is small-sized and has a high speed and has variable characteristics. - 特許庁

ゲート電極Ｇ_1 〜Ｇ_4 を、これらのｐチャネルＭＯＳトランジスタＱ_1 〜Ｑ_4 およびｎチャネルＭＯＳトランジスタＱ_5〜Ｑ_8 の活性領域上において、直線形状になるように設ける。例文帳に追加

Gate electrodes G1 to G4 are provided so as to be in a straight line form on the active regions of the p-channel MOS transistors Q1 to Q4 and the n-channel MOS transistors Q5 to Q8. - 特許庁

ゲート配線形成時の素子領域と素子分離領域の段差を完全に平坦化して素子領域と素子分離領域界面のリーク電流を抑え、そのパターン依存性を無くす。例文帳に追加

To eliminate a pattern dependence by suppressing a leakage current of an interface between an element region and an element isolation region by completely flattening a step between the element region and the element isolation region at a gate wiring forming time. - 特許庁