「ｃＫ」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

In such a way the address signal Ai read from synchronized part 10 by synchronizing with clock signal CK is retained in FF 24 and 25 according to the timing of address entrapment permission signal EN.例文帳に追加

これにより、シンクロナイズ部１０でクロック信号ＣＫに同期して読み取られたアドレス信号Ａｉが、アドレス取込信号ＥＮのタイミングに従ってＦＦ２４，２５に保持される。 - 特許庁

The shift register unit 22 receives a clock signal CK and at least one input image signal of S_11, S_12 or S_13, and generates an output image signal.例文帳に追加

シフトレジスタユニット２２はクロック信号ＣＫ及び少なくとも１個の入力映像信号Ｓ_１１、Ｓ_１２、Ｓ_１３を受信して、出力映像信号を発生させる。 - 特許庁

A potential of a node CKD passing a clock signal CK through two inverter circuits INV1, INV2 is controlled to said AND/OR inverter circuit AOI2 as a control signal.例文帳に追加

このアンドオアインバータ回路ＡＯＩ２には、クロック信号ＣＫを２個のインバータ回路ＩＮＶ１、ＩＮＶ２を経たノードＣＫＤの電位が制御信号として入力される。 - 特許庁

In a data carrier device 2, signals CK and ICK are subjected to full wave rectification into the operation voltage by a rectifying circuit 21, and a reception signal RS2 is extracted by a second signal detection circuit 22.例文帳に追加

データキャリア装置２において、信号ＣＫ，ＩＣＫは整流回路２１によって全波整流されて動作電圧となり、また第２の信号検出回路２２によって受信信号ＲＳ２が抽出される。 - 特許庁

A second operating voltage Vin obtained by rectifying the first and second clock pulse signals CK and ICK has no rounding of voltage variation and can easily be extracted as a received signal RS2.例文帳に追加

したがって、第１および第２のクロックパルス信号ＣＫ，ＩＣＫを整流して得た第２の動作電圧Ｖｉｎにおいて、電圧変化の鈍りが生じず、受信信号ＲＳ２として抽出することが容易になる。 - 特許庁

A clock recovery unit(CRU) 15 recovers a clock(CK) synchronized with the data signal, which is supplied from the receiver 10 in the transmission period and is based on the adjusted transition characteristic, from the data signal.例文帳に追加

クロックリカバリユニット（ＣＲＵ）１５は、レシーバ１０から伝送期間に供給された、調整済みの遷移特性に基づくデータ信号に同期したクロック（ＣＫ）を当該データ信号から再生する。 - 特許庁

A unit shift register circuit SR has a transistor Q1 connected between an output terminal OUT and a clock terminal CK, and a transistor Q2 connected between the output terminal OUT and a first power terminal s1.例文帳に追加

単位シフトレジスタ回路ＳＲは、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子ｓ１と間に接続するトランジスタＱ２を備える。 - 特許庁

A DIA (data signal) is inputted to the flip-flop circuit 1, and a CK (clock signal) is also inputted to both the delay circuit 2 and the flip-flop circuit 1.例文帳に追加

フリップフロップ回路１にはＤＩＡ（データ信号）が入力され、遅延回路２とフリップフロップ回路１の両者にＣＫ（クロック信号）も入力される。 - 特許庁

The three-value switching section 420 switches three input signals in accordance with two-bit control signals SW1, SW2 and inputs one selected signal to a clock terminal CK of the post-state flip-flop 410.例文帳に追加

３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。 - 特許庁

When the pulse signal of high level is inputted to an input CK in such a state, the signal of high level is inputted to the pulse delay circuits DL31-DL3m during the period of high level.例文帳に追加

この状態でハイレベルのパルス信号が入力ＣＫに入力されると、このハイレベルの期間、ハイレベルの信号がパルス遅延回路ＤＬ３１〜ＤＬ３ｍに入力される。 - 特許庁

This device supplys a digital data stream (I) and a clock signal (Ck) to be stored in a 1st circuit and also makes the 1st circuit(CC1) output a pair of digital streams (N, R).例文帳に追加

本発明によれば、第一回路（ＣＣ１）へ格納すべきデジタルデータストリーム（Ｉ）及びクロック信号（Ｃｋ）を供給し且つ該第一回路（ＣＣ１）から一対のデジタルストリーム（Ｎ，Ｒ）を出力させる。 - 特許庁

The N-line M-stage shift register circuit 101 and the comparators 103 are operated in synchronization with a clock signal CK at several hundreds MHz.例文帳に追加

前記Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１と前記比較回路１０３とは、数百ＭＨｚのクロック信号ＣＫによって動作する。 - 特許庁

Consequently, a period in which skew A between the first and second clock pulses CK and ICK does not overlap with the generation timing of the edges of the first operating voltage Vout.例文帳に追加

これにより、第１および第２のクロックパルス信号ＣＫ，ＩＣＫ間のスキューＡが発生している期間と、第１の動作電圧Ｖｏｕｔのエッジの発生タイミングとが重ならない。 - 特許庁

A part of clock signals CK and XCK obtained from the memory control LSI 1 is fed back to the memory control LSI 1 via a wire 102a without being inputted to the DDR-SDRAM 2.例文帳に追加

メモリ制御ＬＳＩ１から取得されるクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されずにメモリ制御ＬＳＩ１に引き戻される。 - 特許庁

The timing generator 123 of a display block 120B generates a driving signal for a liquid crystal display element 121B according to a reference clock signal CK and synchronizing signals HD and VD.例文帳に追加

表示ブロック１２０Ｂのタイミング発生器１２３は、基準クロック信号ＣＫや、同期信号ＨＤ，ＶＤに基づいて、液晶表示素子１２１Ｂの駆動用信号を発生する。 - 特許庁

To provide a method for the accurate determination of mCK isozyme, comprising separately assaying the activity of ubiquitous mCK (umCK) activity and sarcomeric mCK (smCK), and to provide a method for the fractional determination of a CK isozyme.例文帳に追加

ユビキタスｍＣＫ（ｕｍＣＫ）活性とサルコメリックｍＣＫ（ｓｍＣＫ）活性を区別して測定することにより、より正確なｍＣＫアイソザイム定量方法ならびにＣＫアイソザイムの分別定量方法を提供することである。 - 特許庁

A center (Charley), which is an observer, calculates, by using an algorithm α, a group public key (interaction key IK) corresponding to the secretly shared asymmetrical shared key CK from intercepted communication (interaction sentence IM) between the terminals.例文帳に追加

オブザーバであるセンタ（Ｃｈａｒｌｅｙ）は、傍受した端末間の通信（対話文ＩＭ）から、秘密に共有された非対称共通鍵ＣＫに対応するグループ公開鍵（対話鍵ＩＫ）を、アルゴリズムαにより計算する。 - 特許庁

While the clock signal CK exists, the output signal S3 from the EOR 3 periodically goes to 'H' or 'L' and a detection signal OUT at an output terminal 8 is kept at an 'L' level.例文帳に追加

クロック信号ＣＫが存在する間、ＥＯＲ３の出力信号Ｓ３は周期的に“Ｈ”，“Ｌ”に切り替わり、出力端子８の検出信号ＯＵＴは“Ｌ”に維持される。 - 特許庁

Each signal processing circuit is provided with a PLL circuit which is configured so as to include a delay part for the internal clock CK in a loop and generates the clock in response to input of the clock CKIN from the outside.例文帳に追加

各信号処理回路は、内部クロックＣＫの遅延部をループ内に含むように構成され且つクロックＣＫＩＮを外部から入力してクロックＣＫを生成するＰＬＬ回路を具備する。 - 特許庁

That is, the gate of the transistor Q2 is connected with a gate of the transistor Q8, and the clock terminal CK is connected with the source and the drain of the transistor Q8.例文帳に追加

即ち、トランジスタＱ２のゲートにはトランジスタＱ８のゲートが接続し、クロック端子ＣＫにはトランジスタＱ８のソース・ドレインが接続する。 - 特許庁

A frequency division circuit 40 divides a clock signal CK by n (n is an even number) to generate a carrier signal SC having a duty ratio of 50% which is supplied to the quadruple integration circuit 10 and a determination circuit 50.例文帳に追加

分周回路４０は、クロック信号ＣＫを１／ｎ分周し（ｎは偶数）、デューティ比が５０％のキャリア信号ＳＣを生成して４重積分回路１０及び判定回路５０に供給する。 - 特許庁

At first, the PLL circuit 2 compares the frequency/phase of the clock signal C0' inputted from a buffer circuit group with that of an external clock signal Ck inputted from the external by a frequency/phase comparing parat 20.例文帳に追加

まず、ＰＬＬ回路２は、周波数・位相比較部２０において、バッファ回路群から入力されたクロック信号Ｃ_0 ′と外部から入力された外部クロック信号Ｃ_k との周波数・位相比較を行う。 - 特許庁

Since this decision mechanism performs connection decision using a conventional power cable Cv, signal cable Ck, and terminal k, the mechanism makes a connection decision mechanism whose manufacturing cost is low.例文帳に追加

本判定機構は、従来の電源ケーブルＣｖ，信号ケーブルＣｋ，端子ｋを用いて接続判定を行うため、製造コストの安価な接続判定機構となっている。 - 特許庁

To provide a circuit technique for generating a delayed clock signal driving the read output in order to assure that the read access time t_AC does not exceed the clock period t_CK.例文帳に追加

読み込みアクセス時間ｔ_ＡＣがクロック周期ｔ_ＣＫを越えないことを確実にするために、読み込み出力を駆動する遅延されたクロック信号を生成する回路技術を提供する。 - 特許庁

Further, the digital streams (N, R) and the clock signal (Ck) are supplied to a 2nd circuit (DC1), and the 2nd circuit outputs a digital data stream (O) directed to a write head.例文帳に追加

更に、該デジタルストリーム（Ｎ，Ｒ）及びクロック信号（Ｃｋ）を第二回路（ＤＣ１）へ供給し、該第二回路は書込みヘッドへ指向されるデジタルデータストリーム（Ｏ）を出力する。 - 特許庁

A logical relation between trial conditions Cj and Ck is determined on the basis of the link coefficient Ljk(Gi) and the inclusion rate Pjk(Gi) in steps S8 to S18.例文帳に追加

リンク係数Ｌｊｋ（Ｇｉ）及び包含率Ｐｊｋ（Ｇｉ）をもとに、ステップＳ８〜Ｓ１８で試験条件ＣｊとＣｋとの間の論理関係を判定する。 - 特許庁

This invention is utilized for control of conditions of imaging such as discrimination of evaluation values HY, HC (Ylux, Ck) used for exposure control or the like so as to light up a light according to the discrimination results SJ1, SJ2.例文帳に追加

本発明は、露光制御等に利用する評価値ＨＹ、ＨＣ（Ｙｌｕｘ、Ｃｋ）を判定して、この判定結果ＳＪ１、ＳＪ２を、ライトを点灯する等の、撮像の条件の制御に利用する。 - 特許庁

Relating to an estimation echo operation part 45, inner product operation of a feedback register vector Zk stored in the register part 42 and a coefficient vector Ck is performed, an estimation echo signal gk is generated and is supplied to the adder 15.例文帳に追加

推定エコー算出部は、前記帰還レジスタの格納値及び前記係数レジスタの格納値を使用して前記推定エコーを算出する。 - 特許庁

A clock ck for the first generating part is formed by arranging pulses P1, P2 by using the period of synthesization (2H) as the period to satisfy the relationship between enable en and Fig.18.例文帳に追加

この第１の生成部分に対するクロックｃｋは、合成期間（２Ｈ）を周期として、パルスＰ１，Ｐ２が、イネーブルｅｎと図１８の関係を満たすようにそれぞれ配置されて形成される。 - 特許庁

By a test mode control circuit 14, the functional block 12 is shifted to the test mode from the normal operation mode during the activating process of the operation inhibiting signal EN and the receiving process of the external clock CK.例文帳に追加

テストモード制御回路１４は、動作禁止信号ＥＮの活性化中かつ外部クロックＣＫの受信中に機能ブロック１２を通常動作モードからテストモードに移行させる。 - 特許庁

Also, in an integrating portion 30, by the similar operations to the integrating portion 20, the output signal S42 of a comparator 42 so becomes 'H' during the input signal CK being 'H' as to be outputted as the output signal OUT.例文帳に追加

積分部３０でも同様の動作により、入力信号ＣＫが“Ｈ”の期間に比較器４２の出力信号Ｓ４２が“Ｈ”となり、出力信号ＯＵＴとして出力される。 - 特許庁

In a control part 2, two transistor, namely, an n typ MIS transistor TN1 for receiving a clock signal CK and an N type MIS transistor TN3 for a signal of a control node nc of an inputting part 1 are connected in series.例文帳に追加

制御部２では、クロック信号ＣＫを受けるｎ型ＭＩＳトランジスタＴＮ１と、入力部１の制御ノードｎｃの信号を受けるｎ型ＭＩＳトランジスタＴＮ３とが２個直列に接続される。 - 特許庁

When a clock signal CK is 'L', an input changeover switch 2 is switched to an input voltage Vi side and PMOSs 6 and 7 are also turned on to set the electric potential of an internal node NA in a threshold voltage Vt of an inverter 4.例文帳に追加

クロック信号ＣＫが“Ｌ”のとき、入力切替スイッチ２は入力電圧Ｖｉ側に切り替えられると共に、ＰＭＯＳ６，７がオンとなって内部ノードＮＡの電位は、インバータ４の閾値電圧Ｖｔにセットされる。 - 特許庁

A translinear circuit 3 creates, based on the control voltage VCNTL created by the DLL circuit 2, a current related to the square of the frequency of the clock signal CK.例文帳に追加

トランスリニア回路３は、ＤＬＬ回路２が生成した制御電圧ＶＣＮＴＬに基づいて、クロック信号ＣＫの周波数の２乗の関係を持つ電流を生成する。 - 特許庁

Since ΔΣ modulation output processed in accordance with a multiplication clock of 1024fs, which a PLL part 60 generates, is formed in synchronizing with a clock CK of 256fs, influence of jitter (time-base error) existing in the multiplication clock is avoided.例文帳に追加

ＰＬＬ部６０が発生する１０２４ｆｓの逓倍クロックに従って処理されたΔΣ変調出力を、２５６ｆｓのクロックＣＫに同期させて成形するので、逓倍クロックに存在するジッタ（時間軸誤差）の影響を回避する。 - 特許庁

As a result, as soon as a CCD drive clock CK is generated and outputted, a signal processing clock S/H and an A/D clock, whose phase and modulation period are controlled, are generated and outputted.例文帳に追加

その結果、ＣＣＤ駆動クロックＣＫの生成出力と同時に、位相・変調周期が制御された信号処理クロックＳ／Ｈ及びＡ／Ｄクロックの生成出力が行われる。 - 特許庁

The driving signal PWM is held throughout holding time T2(ck) in timing X4 in which an object to be transported reaches the target position, then the signal is stopped in timing X5.例文帳に追加

目標位置に到達したタイミングＸ４において、保持時間Ｔ２（ｃｋ）にわたって駆動信号ＰＷＭを保持した後にタイミングＸ５にて駆動信号を停止する。 - 特許庁

In the device 2, the impedance between contacts A and B is made lower and amplitudes of signals CK and ICK are made shorter when a transmission signal TS2 is 'L', but the amplitudes are made wider when the transmission signal TS2 is 'H'.例文帳に追加

また、装置２において、送信信号ＴＳ２が“Ｌ”のときは接点Ａ，Ｂ間のインピーダンスが小さくなり、信号ＣＫ，ＩＣＫの振幅は小さくなる一方、“Ｈ”のときは振幅は大きくなる。 - 特許庁

If the clock signal CK changes to 'H', the PMOSs 7 and 8 are turned off and on, respectively, the electric potential of the internal node NA is fluctuated by parasitic capacitance between the source and the substrate of the PMOS 6.例文帳に追加

クロック信号ＣＫが“Ｈ”に変化すると、ＰＭＯＳ７，８がそれぞれオフ、オンになり、内部ノードＮＡの電位はＰＭＯＳ６のソース・基板間の寄生容量Ｃｐによって変動する。 - 特許庁

A part of a gear supporting part 19M of a wiping device is fitted and inserted into an L-shaped stopper member F which is provided on a side surface CKb of a mounting case CK.例文帳に追加

また、ワイピング装置のギヤ支持部１９Ｍの一部が、取り付けケースＣＫの側面ＣＫｂに設けられたＬ字状のストッパ部材Ｆに嵌挿されるようにした。 - 特許庁

An issuing agency 23 first issues an IC card 30x and in newly issuing an IC card and updating the IC card, transmits to a user terminal 42 an enciphered secret key Ck (Sk) to be entered in the IC card 30x and a public key certificate Cert.例文帳に追加

発行機関２３としては、始めにＩＣカード３０ｘを発行しておき、新規発行時や更新時には、ＩＣカード３０ｘに入れる暗号化秘密鍵Ｃｋ［Ｓｋ］及び公開鍵証明書Certをユーザ端末４２に送信する。 - 特許庁

The relation between the information to be transmitted and received by using the key shared protocol Z and the public key (interaction key) is verified by the center and it is made clear when and who secretly shares the asymmetrical shared key CK corresponding to the interaction key IK.例文帳に追加

鍵共有プロトコルＺにおいて送受信される情報と公開鍵（対話鍵）の関係が、センタで検証でき、対話鍵ＩＫに対応する非対称共通鍵ＣＫをいつ誰が秘密に共有したかが分かる。 - 特許庁

When the amount X of the received data is equal to and larger than the reference value A, the selector 40 alternately gives the reference clock CK0 and a high-speed clock CK1 for a prescribed period each as a clock CK to the D/A converter 50.例文帳に追加

受信データ量Ｘが基準値Ａ以上のときセレクタ４０は、基準クロックＣＫ０と高速クロックＣＫ１とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁

According to this, when data communication is designated in the signal VBUS, the quartz oscillation circuit 60 is operated to supply a high-frequency clock signal CK to a communication function part 80 to perform the data communication.例文帳に追加

これにより、信号ＶＢＵＳでデータ通信が指定されている時、水晶発振回路６０が動作して高周波のクロック信号ＣＫが通信機能部８０に供給され、データ通信が行われる。 - 特許庁

Even if the signal X and clock CK conflict with each other and the respective register circuits input wrong data, shift pulses are only shifted forward or backward by one step, which can easily be corrected in a next cycle.例文帳に追加

信号ＸとクロックＣＫとが競合して、各レジスタ回路が誤ったデータを取り込んでも、シフトパルスは前後に１ステップずれるだけであり、次のサイクルで容易に修正できる。 - 特許庁