「ｃＫ」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A control circuit 23 sets the frequency of a clock RCK for the line buffer read of a digital video signal DATA stored in a first line buffer to 1/n (n>1) of the frequency of a start clock S_-CK serving as a transfer clock to the display portion 10 of the digital video signal DATA stored in the first line buffer 21 in a horizontal scanning period.例文帳に追加

コントロール回路２３は、ある１水平走査期間において、第１ラインバッファに格納されたデジタルビデオ信号ＤＡＴＡのラインバッファリード用クロックＲＣＫの周波数を、該第１ラインバッファ２１に格納されたデジタルビデオ信号ＤＡＴＡの表示部１０への転送クロックとしてのスタートクロックＳ＿ＣＫの周波数のｎ（ｎ＞１）分の１になるように設定する。 - 特許庁

A scan test signal DT in a preceding period inputted from an input terminal is inverted by a signal selection means 105 and held by an output signal holding means 103, and the held inverted value data are outputted at a timing of a rising edge of the next clock signal CK, to thereby input surely the inverted signal of the scan test signal DT into a circuit of a scan test object.例文帳に追加

入力端子より入力された１つ前の周期のスキャンテスト信号ＤＴを信号選択手段１０５により反転させて出力信号保持手段１０３に保持し、次のクロック信号ＣＫの立ち上がりエッジのタイミングにおいて、その保持された反転値データを出力することにより、スキャンテスト信号ＤＴの反転信号をスキャンテスト対象の回路に確実に入力する。 - 特許庁

A communication system has at least one receiver, which is provided with a symbol listing means SLM to make a list LoS of a symbol pj having a possibility of being received, a marginalization means MGM for making the probability value PrIV (ck) relate to a bit representing the listed symbol pj, and a decoding means DM for detailing the probability value.例文帳に追加

受信される可能性があるシンボルｐｊのリストＬｏＳを作成するためのシンボルリスティング手段ＳＬＭと、確率値ＰｒＩＶ（ｃｋ）を、上記リスティングされたシンボルｐｊを表すビットに関連付けるためのマージナライゼーション手段ＭＧＭと、上記確率値を精緻化するための復号手段ＤＭとを備える少なくとも１つの受信機を有する通信システムに関する。 - 特許庁

A phase comparator 10 in a PLL circuit outputs a comparative output signal PDP indicating a phase error between a synchronizing signal SYN contained in a video signal and a phase comparing signal BLK, and a VCO 30 outputs a clock signal CK of a frequency corresponding to a DC voltage given from an LPF 20 that integrates the comparative output signal PDP.例文帳に追加

本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。 - 特許庁

Each of the pixels PX includes a drive transistor DR, a display element, an output switch SWa, a cancel switch SWc, a write-in switch SWd, an initialization switch SWe connected to a gate of the drive transistor and switching whether to output initialization voltage, a reset switch SWb switching whether to output reset voltage, a first capacity part Ck, and a second capacity part Cs.例文帳に追加

各画素ＰＸは、駆動トランジスタＤＲと、表示素子と、出力スイッチＳＷａと、キャンセルスイッチＳＷｃと、書込みスイッチＳＷｄと、駆動トランジスタのゲートに接続され、初期化電圧を出力させるかどうか切換える初期化スイッチＳＷｅと、リセット電圧を出力させるかどうか切換えるリセットスイッチＳＷｂと、第１容量部Ｃｋと、第２容量部Ｃｓとを有している。 - 特許庁

This timing controller 14a outputs, in accordance with an input data signal in and input clock signal ck, a data line driving circuit controlling signal ct1, internal data signal da and db, internal clock signals ca and cb to data line driving circuits 12_1, 12_2, ..., and 12_5 and outputs a scanning line driving circuit controlling signal ct2 to a scanning line driving circuit 13.例文帳に追加

タイミングコントローラ１４ａが、入力データ信号ｉｎ及び入力クロック信号ｃｋに基づいて、データ線駆動回路１２_1 ，１２_2 ，…，１２_5 に、データ線駆動回路制御信号ｃｔ１、内部データ信号ｄａ，ｄｂ及び内部クロック信号ｃａ，ｃｂを出力すると共に、走査線駆動回路１３に、走査線駆動回路制御信号ｃｔ２を出力する。 - 特許庁

The SDRAM includes a DLL circuit 23 for positioning an inside clock signal CK1 with respect to an outside clock signal CK which is supplied from the outside, and a DLL control circuit 22 for controlling operation of the DLL circuit 23 so as to be stopped in the section where the signal RAS becomes active one or more times and N-1 or less, included in the section where the signal RAS becomes active N times.例文帳に追加

ＳＤＲＡＭは、外部から供給される外部クロック信号ＣＫに対して内部クロック信号ＣＫ１の位相を合わせるＤＬＬ回路２３と、信号ＲＡＳがＮ回アクティブになる区間に含まれる１以上かつＮ−１以下回アクティブになる区間では、ＤＬＬ回路２３の動作を停止するように制御するＤＬＬ制御回路２２と、を含む。 - 特許庁

The receiver is further provided with a hardness value detecting means HVDM for at least one of bits expressing the listed symbol pj, to detect a situation which does not change between a free one listed symbol and another symbol, and a probability value correcting means PVCM for changing the integer probability value PrIV (ck), related to such a bit which does not change, into a non-integer value.例文帳に追加

その受信機はさらに、リスティングされたシンボルｐｊを表すビットのうちの少なくとも１つが任意の１つのリスティングされたシンボルと別のシンボルとの間で変化しない状況を検出するための硬値検出手段ＨＶＤＭと、そのような変化しないビットに関連付けられる整数確率値ＰｒＩＶ（ｃｋ）を非整数値に変更するための確率値補正手段ＰＶＣＭとを備える。 - 特許庁

The bidirectional unit shift register is equipped with: a transistor Q1 between a clock terminal CK and an output terminal OUT; a transistor Q2 for discharging the output terminal OUT; and transistors Q3, Q4 for respectively supplying first and second voltage signals Vn, Vr complementary to each other to a first node which is a gate node of the transistor Q1.例文帳に追加

双方向単位シフトレジスタは、クロック端子ＣＫと出力端子ＯＵＴとの間のトランジスタＱ１と、出力端子ＯＵＴを放電するトランジスタＱ２と、トランジスタＱ１のゲートノードである第１ノードに対し互いに相補な第１および第２電圧信号Ｖｎ、Ｖｒをそれぞれ供給するトランジスタＱ３，Ｑ４とを備える。 - 特許庁

A telecommunication system has at least one receiver provided with a symbol listing means SLM for producing a list LoS of symbols pj which may potentially be received, a marginalization means MGM for associating probability values PrIV(ck) to bits representing the listed symbols pj, and a decoding means CHDEC for refining the probability values.例文帳に追加

受信される可能性があるシンボルｐｊのリストＬｏＳを作成するためのシンボルリスティング手段ＳＬＭと、上記リスティングされたシンボルｐｊを表すビットに確率値ＰｒＩＶ（ｃｋ）を関連付けるためのマージナライゼーション手段ＭＧＭと、その確率値を精緻化するための復号手段ＣＨＤＥＣとを備える少なくとも１つの受信機を有する通信システムに関する。 - 特許庁

Inverters 1, 2 supply a clock ck to master and slave side transmission gates 4, 8 without using a clocked inverter for data latching, and an NMOS transistor(TR) 5 and a PMOS TR 6 whose drain voltage/source voltage is inversely connected to that of a conventional CMOS circuit latch data when the transmission gates 4, 8 are open.例文帳に追加

データ保持のためのクロックド・インバータを用いずに、インバータ１，２によってマスタ側およびスレーブ側のトランスミッションゲート４，８にクロックｃｋを供給し、トランスミッションゲート４，８がオープンしたときのデータ保持を、通常のＣＭＯＳ回路とはドレイン電圧／ソース電圧が逆に接続されたＮＭＯＳのトランジスタ５とＰＭＯＳのトランジスタ６とで行うようにした。 - 特許庁

A both edges detecting part 13 detects transition timing of an output clock VCO_CK of a voltage controlled oscillator 21 in a PLL 12, and controls the voltage controlled oscillator 15 so as to make the oscillation frequency of the voltage controlled oscillator 15 the same as the oscillation frequency of the voltage controlled oscillator 21 in the PLL 12.例文帳に追加

両エッジ検出部１３は、ＰＬＬ１２内の電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングを検出し、電圧制御発振器１５の発振周波数がＰＬＬ１２内の電圧制御発振器２１の発振周波数と同一となるように電圧制御発振器１５を制御する。 - 特許庁

A display control circuit 200 has an operational state checking part 24 for determining the operational state of the driver based on a start pulse signal SP, a clock signal CK, and a signal OUT output from an output terminal of a shift register in the driver, and a reset signal output part 27 for providing a reset input to the driver.例文帳に追加

表示制御回路２００に、スタートパルス信号ＳＰおよびクロック信号ＣＫとドライバ内のシフトレジスタの出力端から出力される信号ＯＵＴとに基づいてドライバの動作状態を判定する動作状態検査部２４と、ドライバにリセット入力を与えるためのリセット信号出力部２７とを備える。 - 特許庁

A telecommunication system has at least one receiver provided with a symbol listing means SLM for producing a list LoS of predetermined symbols pj which may potentially be received, a marginalization means MGM for associating probability values PrIV(ck) to bits representing the listed symbols pj, and a decoding means DM for refining the probability values.例文帳に追加

受信される可能性がある所定のシンボルｐｊのリストＬｏＳを作成するためのシンボルリスティング手段ＳＬＭと、確率値ＰｒＩＶ（ｃｋ）を上記リスティングされたシンボルｐｊを表すビットに関連付けるためのマージナライゼーション手段ＭＧＭと、その確率値を精緻化するための復号手段ＤＭとを備える少なくとも１つの受信機を有する通信システムに関する。 - 特許庁

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

To reduce power consumption and also to prevent outputs SL1-SLn of a shift register from overlapping one another in a shift register 11, in which level shifters LS1-LSn for shifting the level of clock signals CK, CKB having a smaller amplitude than that of a drive voltage for applying to respective flip flops F1-Fn are provided for each block.例文帳に追加

駆動電圧よりも振幅が小さなクロック信号ＣＫ，ＣＫＢをレベルシフトして、各フリップフロップＦ１〜Ｆｎへ印加するレベルシフタＬＳ１〜ＬＳｎが各ブロック毎に設けられているシフトレジスタ１１において、消費電力を削減し、またシフトレジスタの出力ＳＬ１〜ＳＬｎが互いに重ならないようにする。 - 特許庁

In the frequency correction circuit 5, a counter 10 generates a signal of a frequency fa by frequency division by 1/i (an integer of i;2 or more) of an input clock signal CK of a frequency fi, and outputs a frequency division signal Da by correcting the number of pulses of the signal of the frequency fa by a correction signal Scp.例文帳に追加

周波数補正回路５において、カウンタ１０は、入力される周波数ｆｉのクロック信号ＣＫを１／ｉ（但し、ｉ；２以上の整数）分周することにより周波数ｆａの信号を生成し、且つ、補正信号Ｓｃｐによりその周波数ｆａの信号のパルス数を補正して分周信号Ｄａを出力する。 - 特許庁

The phase controller 5 determines the phase of the leading edge of the phase shift clock signal pi_out selected by the phase selection circuit 6 such that the period of the phase shift clock signal pi_out is shifted by a predetermined phase shift from the period of the output clock signal vco_ck, and instructs the phase selection circuit 6 to select the determined phase.例文帳に追加

位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量で変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択回路６を制御する。 - 特許庁

This asynchronous bus interface 104 is provided with an input part for inputting the frequency information of the clock of a synchronous device 102 operating synchronously with a clock CK and a signal generating part for, when inputting a first access signal from the synchronous device to an asynchronous device 106, generating a second access signal based on the first access signal, and for outputting it to the asynchronous device.例文帳に追加

クロック（ＣＫ）に同期して動作する同期デバイス（１０２）のクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイス（１０６）への第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェース（１０４）が提供される。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

The method comprises a process for receiving an electronically formatted job at a first network-connected node, a process for receiving CK, a symmetrical encryption key (K) encrypted using an asymmetrical encryption public key (pubK) and a process for receiving CH, a hash (H) of the job, further encrypted using K.例文帳に追加

本方法は、第１ネットワーク接続ノードにおいて、電子形式のジョブを受信する工程と、非対称暗号化公開鍵（ｐｕｂＫ）によって暗号化された対称暗号化鍵（Ｋ）であるＣＫを受信する工程と、Ｋを用いてさらに暗号化されたジョブのハッシュ（Ｈ）であるＣＨを受信する工程とを含んでいる。 - 特許庁

The input stage differential amplification sections are in a folded cascade connection configuration, and inverted signals and non-inverted signals at input sides and output sides of the input stage differential amplification sections are alternately changed over in a time division manner, respectively by switches SW1-SW8 that are operated by chopping clock signals CK, CKB.例文帳に追加

入力段差動増幅部は、フォールデッドカスコード接続構成であって、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号ＣＫ、ＣＫＢによって動作するスイッチＳＷ１〜ＳＷ８で、それぞれ時分割に交互に切り換える。 - 特許庁

The semiconductor integrated circuit device 1 for the disk drive is provided with a temperature detecting part 9 for detecting the temperature in the semiconductor integrated circuit device 1 and changing over a signal TSD to Hi, Low when the detected temperature attains the specified temperature, and a delay circuit 11 where this signal TSD and a clock CK from a control part 10 are inputted to and also signals TSD1, TSD2 are outputted from.例文帳に追加

ディスクドライブ用半導体集積回路装置１は、該半導体集積回路装置１内の温度を検出して所定の温度になると信号ＴＳＤをＨｉ，Ｌｏｗに切り替える温度検出部９と、この信号ＴＳＤとコントロール部１０からのクロックＣＫが入力されるとともに信号ＴＳＤ１，ＴＳＤ２を送出する遅延回路１１とを有する。 - 特許庁

The interface converting apparatus is equipped with a sampling clock CK for inspecting a change point of a data signal 4, a clock generating means 16 for generating a transmission timing clock ST, a data determining means 17 for inspecting the data signal 4 at a predetermined point of time before and after a level change point of the transmission timing clock ST to determine matching/mismatching of phases.例文帳に追加

データ信号４の変化点を調べるサンプリングクロックＣＫと送信タイミングクロックＳＴを発生するクロック発生手段１６と、送信タイミングクロックＳＴのレベル変化点前後の定めた時点におけるデータ信号４を調べて位相の一致／不一致を判定するデータ判定手段１７とを備える。 - 特許庁

In a differential signal transmission system which transmits and receives logical data by two positive and negative differential signals (VO+ and VO-), the two positive and negative differential signals have two large and small values (amplitude values exceeding VrefU and VrefD) as their amplitudes, and a clock signal CK and a data signal Data are multiplexed and are transmitted by a pair of signal lines.例文帳に追加

正負二つの差動信号（ＶＯ＋、ＶＯ−）によって論理データを送信し受信する差動信号伝送方式であって、正負二つの差動信号は、その振幅として大小の２値を有し（ＶｒｅｆＵとＶｒｅｆＤを超える振幅値）、クロック信号ＣＫとデータ信号Ｄａｔａとを多重して１つの信号線ペアで伝送する構成である。 - 特許庁

A 2nd timing clock CK-0, a 2nd write enable signal WE-0 and a 2nd address AD-0 are generated by respectively shifting the timing clock CK-E, the write enable signal WE-E and the address AD-E only by one period of a reference clock BCK and supplies these generated data to the 2nd memory circuit 30.例文帳に追加

タイミングクロックＣＫ−Ｅ、ライトイネーブル信号ＷＥ−Ｅ及びアドレスＡＤ−Ｅを基準クロックＢＣＫの１周期分シフトして第２のタイミングクロックＣＫ−Ｏ、第２のライトイネーブル信号ＷＥ−Ｏ及び第２のアドレスＡＤ−Ｏを生成し、第２のメモリ回路３０に供給する。 - 特許庁

A level adjustment amount of the digital signal in the equalizer part 10 is controlled by loop processing by the equalizer part 10, the sampler part 20 and the equalizer part 40, on the other hand, when phase difference between the clock signal CK and the digital signal is larger than a predetermined value, the control is stopped by the phase monitoring part 50.例文帳に追加

イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。 - 特許庁

The circuit 21 is constituted of a PLL circuit 21a which activates and outputs a clock signal LK when the phase of a reference clock signal RCK coincides with the phase of an internal clock signal PCK oscillated in the circuit and then outputs the signal PCK and a frequency division circuit 21b which divides the signal PCK and outputs the clock signal CK.例文帳に追加

回路２１は、リファレンスクロック信号ＲＣＫの位相と内部で発振した内部クロック信号ＰＣＫの位相とが一致するとロック信号ＬＫを活性化して出力し、信号ＰＣＫを出力するＰＬＬ回路２１ａ及び信号ＰＣＫを分周してクロック信号ＣＫを出力する分周回路２１ｂから構成されている。 - 特許庁

To provide a phase-locked loop for extracting a clock signal CK from a random NRZ type data signal D, especially a phase-locked loop of double loop arrangement including a phase comparison circuit and a frequency comparison circuit, in which both wide capture range and extraction of a high quality clock signal can be realized without requiring a reference clock signal.例文帳に追加

ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、参照クロック信号を必要とすることなく広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供する。 - 特許庁

This ink jet ink comprising an electrically insulating non-aqueous solvent and a coloring material at least insoluble in the non-aqueous solvent and having a volume resistivity of ≥106 Ω.m is characterized in that the solvent is a hydrocarbon-based solvent having an aniline point of 77 to 92°C.k.例文帳に追加

本発明のインクジェットインクは、電気絶縁性の非水溶媒中に、少なくとも前記非水溶媒に不溶な色材を含有する構成を有し、１０^6Ω・ｍ以上の体積抵抗率を有するインクジェットインクであって、前記溶媒がアニリン点７７〜９２℃の炭化水素系溶剤である事を特徴とする。 - 特許庁

This medical information providing system 1 is mainly composed of a management server 2 having a medical information database MID forming a database of medical information MI on the medical workers MM; sick or wounded person terminals 3 used by sick or wounded persons CK; and medical person terminals 4 used by medical workers MM such as physicians.例文帳に追加

医療情報提供システム１は、医療従事者ＭＭに関する医療情報ＭＩをデータベース化した医療情報データベースＭＩＤを有する管理サーバ２と、傷病者ＣＫの利用する傷病者端末３と、医師等の医療従事者ＭＭの利用する医療者端末４とから主に構成されている。 - 特許庁

A/D converting parts 3a and 3b sample a received baseband signal Sb with an asynchronous sampling clock CK of doubled symbol rate and on the basis of these sampled data sequences Ii and Qi, a transmission complex symbol frequency generating part 5 generates data sequences Ei and Di of transmission complex symbol frequency components.例文帳に追加

Ａ／Ｄ変換部３ａ，３ｂがシンボルレートの２倍の非同期サンプリングクロックＣＫで受信ベースバンド信号Ｓｂをサンプリングし、このサンプリングしたデータ系列Ｉi，Ｑiをもとに、送信複素シンボル周波数生成部５が、送信複素シンボル周波数成分のデータ系列Ｅi，Ｄiを生成する。 - 特許庁

A P channel MOS transistor 11 and an N channel MOS transistor 12 respectively connected to an internal normal rotation clock node ck and an internal inversion clock node ckb are shared by a try state inverter 1 included in a master latch and a try state inverter 5 included in a slave latch.例文帳に追加

マスターラッチに含まれるトライステートインバータ１とスレーブラッチに含まれるトライステートインバータ５とで、内部正転クロックノードｃｋおよび内部反転クロックノードｃｋｂにそれぞれ接続されるＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を共用する。 - 特許庁

In a remote controlled automatic switch control type arc welding machine, when the control cable CK of a remote controller RE is connected to a connector CON arranged in the welding power supply PS, the machine is provided with a remote control connection detection circuit to automatically switch the welding power supply PS to the remote controller RE.例文帳に追加

リモコン自動切換制御式アーク溶接機において、溶接電源ＰＳに配設されているコネクタＣＯＮにリモートコントロール装置ＲＥの制御ケーブルＣＫを接続したとき、上記接続を検出するリモコン接続検出回路によって、溶接電源ＰＳからリモートコントロール装置ＲＥに自動に切換えるリモコン接続検出回路を具備したリモコン自動切換制御式アーク溶接機である。 - 特許庁

The phase controller 5 controls the phase selection circuit 6 such that the period of the phase shift clock signal pi_out is shifted by a predetermined first phase shift from the period of the output clock signal vco_ck and that a second phase shift periodically changing within a predetermined range is added to the first phase shift.例文帳に追加

位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた第１の移相量で変化させるように、さらに、所定の範囲内で周期的に変化する第２の移相量を第１の移相量に加算するように、位相選択回路６を制御する。 - 特許庁

On the other hand, when the feedback voltage Vfb is higher than the reference voltage Vref1, the comparator outputs the compared result signal Sc of a low level and conducts boosting stop control for making the switches S1 to S4 stop the switching operation while making an oscillator OSC generate a clock signal CK, by turning off the switches S22a and S22b.例文帳に追加

フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆ１よりも高いときはＬｏｗレベルの比較結果信号Ｓｃを出力し、スイッチＳ２２ａ・Ｓ２２ｂをＯＦＦとして、発振器ＯＳＣにクロック信号ＣＫの生成動作を行わせたままスイッチＳ１〜Ｓ４にスイッチング動作を停止させる昇圧停止制御を行う。 - 特許庁

The values of the resistances R11-R14, R17 and the values of the capacitances C1-C4 are set such that a transmission line for inputting a clock signal to a clock input terminal CK can be impedance-matched and a DC bias voltage required at an input terminal of the next stage circuit can be given to output terminals OT, OC.例文帳に追加

クロック入力端子ＣＫにクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の回路の入力端子で必要とされるＤＣバイアス電圧を出力端子ＯＴ，ＯＣに与えることができるように、抵抗Ｒ１１〜Ｒ１４，Ｒ１７の値および容量Ｃ１〜Ｃ４の値が設定される。 - 特許庁

The phase selection circuit 6 selects any one of equally divided phases of one clock period of an output clock signal vco_ck from the voltage-controlled oscillator 4, generates a phase shift clock signal pi_out having a leading edge in the selected phase, and feeds it as a feedback signal to the phase frequency comparator 1.例文帳に追加

位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。 - 特許庁

Then, an up/down counter circuit 52 controls an output buffer size on the basis of the compared result of the voltage comparator circuit 51 synchronously with the system clock CK and in a specified operating state such as read, write or Nop activating an OE signal, an updating control register circuit 53 updates output buffer size data.例文帳に追加

そして、アップ／ダウンカウンタ回路５２は、システムクロックＣＫに同期して、電圧比較回路５１の比較結果に基づいて出力バッファサイズを制御し、更新制御レジスタ回路５３は、ＯＥ信号が活性化するリードやライトあるいはノップ（Ｎｏｐ）といったの特定のオペレーティング状態になると、出力バッファサイズデータを更新する。 - 特許庁

Four types of timing signals CK, HSS, VSS and TT, generated by the timing generator 6 of the camera body part 2, are transmitted to the timing generator 12 of the head part 4 through transmission lines 31 to 34, and the generator 12 generates a timing signal ϕ2 composed of eight types of signals and two sampling signals SHP and SHD.例文帳に追加

カメラ本体部２のタイミングジェネレータ６により生成された４種類のタイミング信号ＣＫ，ＨＳＳ，ＶＳＳ，ＴＴが伝送線３１〜３４によりヘッド部４のタイミングジェネレータ１２に伝送され、タイミングジェネレータ１２により８種類の信号からなるタイミング信号φ２および２つのサンプリング信号ＳＨＰ，ＳＨＤが生成される。 - 特許庁

Then, the method comprises a process for decrypting CK using an asymmetrical encryption private key (privK) corresponding to pubK to recover K, a process for hashing the job and generating H', a process for using K to inspect CH, a process for decrypting an encrypted resource using K in response to inspecting CH and a process for using the decrypted resource to process the job.例文帳に追加

次に、本方法は、ｐｕｂＫに対応した非対称暗号化秘密鍵（ｐｒｉｖＫ）を用いてＣＫを解読することによってＫを回復する工程と、ジョブをハッシュ化してＨ’を生成する工程と、Ｋを用いてＣＨを検査する工程と、ＣＨの検査に応じて、暗号化されたリソースをＫを用いて解読する工程と、解読されたリソースを用いてジョブを処理する工程とを含んでいる。 - 特許庁