「ｃＫ」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A j-th stage (j=2-n) inputs a signal supplied from the even driver 2e through the gate lines GL (2j-2) and outputs a high level selection signal to the gate lines GL (2j-1) in accordance with the control signal Φ1, CK.例文帳に追加

第ｊ段（ｊ＝２〜ｎ）が偶数ドライバ２ｅからゲートラインＧＬ（２ｊ−２）を介して供給される信号を入力して、制御信号Φ１、ＣＫに従ってハイレベルの選択信号をゲートラインＧＬ（２ｊ−１）に出力する。 - 特許庁

In the case of M=1, for example, as illustrated, the status of "L" of CK corresponding to a pulse of the signal Y outputted by the BRM circuit is inverted into "H".例文帳に追加

図に示すように、例えば、Ｍ＝１の場合は、ＢＲＭ回路によって出力された信号Ｙのパルスに対応するＣＫの“Ｌ”の状態を反転して“Ｈ”にする。 - 特許庁

In a controller 1, an operation voltage Vout is made higher and amplitudes of clock pulse signals CK and ICK are made wider when a transmission signal TS1 is 'L', but the amplitudes are made shorter when the transmission signal TS1 is 'H'.例文帳に追加

コントロール装置１において、送信信号ＴＳ１が“Ｌ”のときは動作電圧Ｖｏｕｔが高くなり、クロックパルス信号ＣＫ，ＩＣＫの振幅は大きくなる一方、“Ｈ”のときは振幅は小さくなる。 - 特許庁

By this setup, the leakage component of the clock CK leaking out through the differential transistors Tr11 to Tr14 is removed by the resistors R5 to R8 to stabilize the frequency dividing operation.例文帳に追加

これによって、差動トランジスタＴｒ１１〜Ｔｒ１４を介し漏れ出るクロックの漏れ成分を抵抗Ｒ５〜Ｒ８により除去して、分周動作を安定化する。 - 特許庁

Redundancy decision circuits 146, 246 operate in response to the output timing ϕ 440 from a third stage flip-flop operating with a clock CK synchronous with a rising edge (0).例文帳に追加

最終のデータの取り込みが行われる前のタイミングで、アドレスと冗長アドレスとの比較を行い一致・不一致の判定を行う冗長判定回路の動作を開始する。 - 特許庁

A timer 26 is set to a frequency dividing ratio by a control signal of the CPU 22, and frequency-divides a clock CK based on the frequency dividing ratio and outputs a timing signal S26a of the same frequency as fs.例文帳に追加

タイマ２６は、ＣＰＵ２２の制御信号Ｓ２２によって分周比が設定され、該分周比に基づき、クロックＣＫを分周して周波数ｆｓと同一周波数のタイミング信号Ｓ２６ａを出力する。 - 特許庁

A phase ϕ(fk) of the effect component Ck is set to a phase obtained by changing a phase θ(fk) of the local peak Pk only by π that means an phase opposite to an adjustment value X(fk) changing with time.例文帳に追加

効果成分Ｃkの位相φ(fk)は、局所的ピークＰkの位相θ(fk)を、経時的に変化する調整値Ｘ(fk)と逆位相を意味するπだけ変化させた位相に設定される。 - 特許庁

As a soccer performance pattern display, a PK performance, an FK performance, or a CK performance is executed according to a received type of command for the special pattern display.例文帳に追加

サッカー演出パターン表示処理として、受信した特別図柄表示用のコマンドの種類に従って、ＰＫ演出、ＦＫ演出、ＣＫ演出が行われる。 - 特許庁

In the field of user agent information, the type ("ProductX1") of the electronic musical instrument as an embodiment of the present invention and information ("CK"), showing that the header is for connection confirmation, is described.例文帳に追加

利用者エージェント情報のフィールドには、本実施の形態の電子楽器の機種（“ProductX1”）と、このヘッダが接続確認用のものであることを示す情報（“ＣＫ”）が記載されている。 - 特許庁

The clock input terminal CK of each of the D flip-flops FP1 to FP3 is connected to a clock terminal 26, and a reset terminal R is also connected to a switching signal terminal 24.例文帳に追加

各ＤフリップフロップＦＰ１〜ＦＰ３のクロック入力端子ＣＫをクロック端子２６と接続すると共にリセット端子Ｒを切替信号端子２４と接続する。 - 特許庁

Each pixel PX has: a cathode, an anode, and an organic light emitting diode OLED including an organic layer; a P channel type drive transistor DR; a first capacitor section Ck; and a second capacitor section.例文帳に追加

各画素ＰＸは、陰極、陽極及び有機物層を含んだ有機発光ダイオードＯＬＥＤと、Ｐチャネル型の駆動トランジスタＤＲと、第１容量部Ｃｋと、第２容量部とを有している。 - 特許庁

A normal rotation clock signal CK is supplied to a NOR circuit 32 and to a NAND circuit 35, and output signals thereof are selected according to a transfer direction, to generate the clock signal of one system.例文帳に追加

正転クロック信号ＣＫは、ＮＯＲ回路３２とＮＡＮＤ回路３５に供給され、それらの出力信号を転送方向に応じて選択して１系統のクロック信号ＣＬＫが生成される。 - 特許庁

When the processor 1 makes a request to read out data, a clock control part 30 selects the clock signal CKL to supply a clock signal CK to a synchronous SRAM 2 and to a data control part 40.例文帳に追加

クロック制御部３０は、プロセッサ１からデータの読み出し要求が行われると、クロック信号ＣＫＬを選択してクロック信号ＣＫを同期式ＳＲＡＭ２へ与えると共に、データ制御部４０へ出力する。 - 特許庁

The first RC circuit R1, C1 is connected to the intermediate point of the half bridge inverter, and the second RC circuit R2, C2 to the half bridge condenser CK.例文帳に追加

第１ＲＣ回路（Ｒ１，Ｃ１）はハーフブリッジインバータの中間接続点に接続され、第２ＲＣ回路（Ｒ２，Ｃ２）はハーフブリッジコンデンサ（ＣＫ）に接続されている。 - 特許庁

Then, a prescribed point when smaller color difference is not obtained any more is determined as an output point (point specified by CMYK value) in the CK space corresponding to the input point in an L*a*b* space.例文帳に追加

そして、より小さな色差が得られなくなった時点における所定点を、Ｌ＊ａ＊ｂ＊空間上の入力点に対応するＣＫ空間上の出力点（ＣＭＹＫ値で規定される点）と決定する。 - 特許庁

A timing signal generating section 901 stops a CK signal in the vicinity of changing point of a PWM signal thus stopping A/D conversion in the vicinity of changing point of an oscillation signal of the switching power supply 902.例文帳に追加

タイミング信号発生部９０１はＰＷＭ信号の変化点近傍においてＣＫ信号を停止させ、これにより、スイッチング電源９０２の発振信号の変化点近傍ではＡ／Ｄ変換処理を停止させる。 - 特許庁

When the clock signal CK is stopped, the output signal S3 is fixed at an 'L' level, and the capacitor 7 is charged to bring the detection signal OUT at the output terminal 8 to an 'H' level.例文帳に追加

クロック信号ＣＫが停止すると、出力信号Ｓ３は“Ｌ”に固定され、キャパシタ７は充電されて出力端子８の検出信号ＯＵＴは“Ｈ”になる。 - 特許庁

In a horizontal addition mode, when both the comparison results Vco(i), Vco(i+1) of two comparators 31i, 31i+1 are at "H" level, a count portion 322i of the second digit is synchronized with a clock CK to operate one count for one clock period.例文帳に追加

水平加算モードにおいて、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに２桁目のカウント部３２２ｉをクロックＣＫに同期して１クロック周期で１カウント動作させる。 - 特許庁

When the amount X of the received data is not larger than the reference value B, the select or 40 alternately gives the reference clock CK0 and a low-speed clock CK2 for a prescribed period each as a clock CK to the D/A converter 50.例文帳に追加

受信データ量Ｘが基準値Ｂ以下のときセレクタ４０は、基準クロックＣＫ０と低速クロックＣＫ２とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁

In the display control circuit 200, an operating state inspection part 24 inspects the value of the output end signal OUT as needed based on the start pulse signal SP and clock signal CK.例文帳に追加

表示制御回路２００内の動作状態検査部２４では、スタートパルス信号ＳＰとクロック信号ＣＫとに基づいて、随時、出力端信号ＯＵＴの値が検査される。 - 特許庁

A timing signal generating section 1 generates a slot timing signal SLT with a frequency equivalent to a least common multiple of a plurality of kinds of the sapling frequencies and an instruction read clock CK with a frequency higher than it.例文帳に追加

タイミング信号発生部１は、複数種類のサンプリング周波数の最小公倍数に相当する周波数のスロットタイミング信号ＳＬＴおよびこれより高い周波数の命令読出クロックＣＫを発生する。 - 特許庁

An oscillator 20 frequency-divides a fundamental clock signal Ck of a first frequency via a frequency-dividing circuit 21, and outputs it to a digital circuit 22 as a frequency-divided clock signal Ckd of a second frequency.例文帳に追加

発振器２０は、第１の周波数の基本クロック信号Ｃｋを分周回路２１を介して分周して、第２の周波数の分周クロック信号Ｃｋｄとしてデジタル回路２２に出力する。 - 特許庁

A switching circuit 9 switches the divided clocks CK_d1, CK_d2,..., selects one of them, and outputs it as a sampling clock CK_s to a column electrode driving circuit 2.例文帳に追加

これらの分周クロックＣＫd1・ＣＫd2…を切替回路９で切り替えて１つ選択し、それを、サンプリングクロックＣＫs として列電極駆動回路２に出力する。 - 特許庁

A transducing unit 100 includes a plurality of converters 30-3R each having (N×M) pieces of capacitors Ck, 11-Ck, and NM which are connected in series every each M piece.例文帳に追加

変換部１００は、複数のコンバータ３０〜３Ｒを含み、それぞれＭ個毎に直列に接続された（Ｎ×Ｍ）個のキャパシタＣｋ，１１〜Ｃｋ，ＮＭを有する。 - 特許庁

According to a control command, the image processing part transmits the image data supplied by the device driver part to a YM print communication part or a CK print communication part of the printer connected to the image processing part through the communication cable.例文帳に追加

画像処理部は、制御コマンドに従って、デバイスドライバ部によって供給された画像データを、通信ケーブルを介して自身と接続されたプリント装置のＹＭプリント通信部又はＣＫプリント通信部に送信する。 - 特許庁

In mode 1, first and second clocks CK and XCK'(=XCK) are set at a low level (GND), a first switching elemnt SW1 is turned on, and second and third switching elements SW2 and SW3 are turned off.例文帳に追加

モード１において、第１及び第２のクロックＣＫ，ＸＣＫ’（＝ＸＣＫ）を低レベル（ＧＮＤ）に設定すると共に、第１のスイッチング素子ＳＷ１をオンし、第２及び第３のスイッチング素子ＳＷ２，ＳＷ３をオフする。 - 特許庁

Through the switching control of the switches 17a and 17b by the pulse (f), clocks CK1 and CK2 are taken in to the stage D-FF13 as internal clocks CK and CKX.例文帳に追加

そして、この選択クロック制御パルス（ｆ）によってスイッチ１７ａ，１７ｂをスイッチング制御することで、クロックＣＫ１，ＣＫ２を自段のＤ‐ＦＦ１３の内部クロックＣＫ，ＣＫＸとして取り込むようにする。 - 特許庁

The delay time dk, in which the impulse response value ck expressed by a complex number localizes is estimated by using two kinds of load g, g* having the relation of a complex conjugate mutually, and an echo is removed by using the delay time dk, or the like.例文帳に追加

相互に共役複素数の関係にある２種類の荷重ｇ，ｇ^*を用いて、複素数で表されるインパルス応答値ｃ_kが局在する遅延時間ｄ_kを推定し、その遅延時間ｄ_k等を用いてエコーを除去する。 - 特許庁

To provide an output signal OT which is accurately delayed by one period T, with respect to clock signal CK and the output signal of a uniform delay time T/n by (n) pieces of respective delay cells that are used in a variable delay circuit 70.例文帳に追加

クロック信号ＣＫに対し、１周期Ｔだけ正確に遅れた出力信号ＯＴ、及び、可変遅延回路７０に用いたｎ個の各遅延セルにて均等な遅延時間Ｔ／ｎの出力信号を得る。 - 特許庁

A user gate part 99 outputs an operation start signal K to set on a switch 75, which in turn causes a TCXO 91 to output a clock ck.例文帳に追加

ユーザゲート部９９から動作開始信号Ｋが出力され、スイッチ７５がオン状態となってＴＣＸＯ９１からクロックｃｋが出力される。 - 特許庁

If an operation control signal EN is provided, a frequency dividing clock generator 10 outputs a clock signal CK1 having the same frequency as that of a reference clock signal CK and clock signals CK2-CK5 obtained by frequency-dividing the signal CK1 into 1/2, 1/4 and so forth.例文帳に追加

動作制御信号ＥＮが与えられると、分周クロック生成部１０から、基準クロック信号ＣＫと同じ周波数のクロック信号ＣＫ１とこれを１／２，１／４，…に分周したクロック信号ＣＫ２〜ＣＫ５が出力される。 - 特許庁

An input signal Si1 is given to a D-FF 41 synchronously with a lock signal ck, an output signal S41 is given to a combination circuit 42, and an output signal S42 is outputted therefrom.例文帳に追加

入力信号Ｓｉ１はクロック信号ｃｋに同期してＤ−ＦＦ４１に入力され、出力信号Ｓ４１が組合わせ回路４２に入力され、出力信号Ｓ４２が出力される。 - 特許庁

As a result, a high frequency noise component superimposed on the analog input signal Vin is cancelled by passing the delay pulse Pin through the delay units 2 within one period of a clock CK.例文帳に追加

この結果、アナログ入力信号Ｖｉｎに重畳された高周波ノイズ成分は、クロックＣＫの一周期内に遅延パルスＰｉｎが複数の遅延ユニット２を通過することにより相殺される。 - 特許庁

When testing operation is assigned by a mode signal MD, a clock signal CK of an input terminal 14 is selected by a selector 23 and supplied as a clock signal CLK to internal circuits of a control part 21 and each functional block 31.例文帳に追加

モード信号ＭＤで試験動作が指定されると、セレクタ２３によって入力端子１４のクロック信号ＣＫが選択され、クロック信号ＣＬＫとして制御部２１、各機能ブロック３１等の内部回路に供給される。 - 特許庁

A prescribed data pattern is loaded to a shift register 11, data are shifted by feeding back data of a parallel output port 8 to an serial input port, and an output of the port 8 is used for a clock CK that is not synchronized.例文帳に追加

シフトレジスタ１１に所定のデータパターンをロードし、パラレル出力のポート８をシリアル入力ポートに帰還してデータをシフトさせ、ポート８の出力をもって、未同期のクロックＣＫとする。 - 特許庁

The scope of the data to be synchronized with the system clock is determined according to the actual mounting and connection environment by acquiring arrival time of clock signals CK, CK# and a data strobe signal DQS transmitted with a memory of double data rate, by utilizing a reflected wave of a transmission line and calculating the scope of the data to be synchronized based on the acquired arrival time of the clock signals and the data strobe signal.例文帳に追加

ダブルデータレートのメモリとの間で伝送されるクロック信号ＣＫ、ＣＫ＃及びデータストローブ信号ＤＱＳの到達時間を伝送路の反射波を利用して取得し、取得したクロック信号及びデータストローブ信号の到達時間に基づいて同期化するデータの有効範囲を求めるようにして、実際の実装及び接続環境に応じてシステムクロックに同期化するデータの有効範囲を決定できるようにする。 - 特許庁

The invention relates to a reagent kit for measuring activity of CK comprising a first reagent comprising the cyclohexyldiamine tetraacetic acid, glucose-6-phosphate dehydrogenase, NAD(P), hexokinase or glucokinase, and ADP, and a second reagent comprising creatine phosphate.例文帳に追加

シクロヘキシルジアミン四酢酸、グルコース−６−リン酸脱水素酵素、ＮＡＤ（Ｐ）、ヘキソキナーゼ又はグルコキナーゼ、ＡＤＰを含有する第一試薬とクレアチンリン酸を含む第二試薬とからなるクレアチンキナーゼ活性測定用試薬キット。 - 特許庁

The semiconductor element 20 has both a first clock signal input terminal CK to which clock signals output from the liquid crystal oscillator 30 are inputted and a second clock signal input terminal TST to which clock signals from the outputted are input.例文帳に追加

半導体素子２０は、水晶発振器３０が出力するクロック信号が入力される第一のクロック信号入力端子ＣＫと、外部からのクロック信号が入力される第二のクロック信号入力端子ＴＳＴとを有する。 - 特許庁

When the data pattern in the shift register 12 reaches a data pattern synchronizing a clock CK with the Manchester code in relation to '01' of the Manchester code and the prescribed data pattern, the prescribed data pattern is loaded to the shift register 11 to take synchronization.例文帳に追加

シフトレジスタ１２内のデータパターンが、マンチェスターコードの「０１」と関連して、かつ、前記所定のデータパターンと関連して、ＣＫをマンチェスターコードに同期させるデータパターンになったとき、シフトレジスタ１１に前記所定のデータパターンをロードして、同期をとる。 - 特許庁

Additionally, each level shifter 13 operates while the level shifter 13 at the first stage is outputting a pulse and stops the operation when the pulse output is completed, thus achieving operation only when supplying the clock signal CK to the corresponding to SR flip-flop F1 is required.例文帳に追加

さらに、各レベルシフタ１３は、前段のレベルシフタ１３がパルスを出力している間、動作し、パルス出力が終了すると動作を停止するので、対応するＳＲフリップフロップＦ１へクロック信号ＣＫを供給する必要がある場合にのみ動作できる。 - 特許庁

Variation in voltage corresponding to rising and trailing edges of a first operating voltage Vout supplied to a clock generating circuit is made to appear in either of first and second clock pulse signals CK and ICK sent from the control unit to the data carrier device.例文帳に追加

クロック発生回路に供給される第１の動作電圧Ｖｏｕｔの立ち上がりおよび立ち下がりエッジに応じた電圧の変化が、コントロール装置からデータキャリア装置に送る第１および第２のクロックパルス信号ＣＫ，ＩＣＫのいずれか一方に現れるようにする。 - 特許庁

A delay circuit 172 outputs delayed clock signals SD generated by delaying reference clock signals S0 inputted from a reference clock signal output circuit 170 to the clock terminal CK of an i-th latch signal output circuit 174i (i=1, 2, 3).例文帳に追加

遅延回路１７２は、基準クロック信号出力回路１７０から入力される基準クロック信号Ｓ０を遅延させて生成した遅延クロック信号ＳＤを第ｉのラッチ信号出力回路１７４ｉ（ｉ＝１，２，３）のクロック端子ＣＫに出力する。 - 特許庁

If the high level indicating the test time is inputted to the TESTMODE terminal, the clock supply circuit 50 imparts the clock signal CK to the CLK input terminal, the DFF circuits 31-3n latch the output signal of the output terminal D0-D31.例文帳に追加

また、ＴＥＳＴＭＯＤＥ端子に、テスト時であることを示すハイレベルが入力される場合には、クロック供給回路５０は、クロック信号ＣＫをＣＬＫ入力端子に与えて、ＤＦＦ回路３１〜３ｎは、出力端子Ｄ０〜Ｄ３１の出力信号をラッチする。 - 特許庁

When the software is unregistered, when it is within the access code life ACL, a registration processing is performed on user authentication using the access code AC and in this case, a randomly generated check code CK is recorded in the license file and two register files.例文帳に追加

ソフトウェアが未登録の場合、アクセスコード寿命ＡＣＬ内であれば、アクセスコードＡＣを用いたユーザ認証のうえ登録処理が行われ、その際、ランダムに発生したチェックコードＣＫがライセンスファイルおよび２つのレジスターファイルに記録される。 - 特許庁

A start pulse signal SP, video data signals R, G, B and a clock signal CK are cascaded and propagated through source driver LSI chips 1 connected in cascade and delayed and the delay time differs between a leading signal and a trailing signal of the signals.例文帳に追加

縦続接続されるソースドライバＬＳＩチップ１に、縦続して伝搬されるスタートパルス信号ＳＰ、映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫが、各ソースドライバＬＳＩチップ１…において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる。 - 特許庁