「ｃＫ」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A command decoder 11 outputs an internal command signal in synchronization with rise of a clock CK.例文帳に追加

コマンドデコード部１１は、クロックＣＫの立ち上がりに基づくタイミングで内部コマンド信号を出力する。 - 特許庁

In the case of M=-1, the status of "H" of CK corresponding to a lacked portion of the pulse of the outputted signal Y is inverted into "L".例文帳に追加

Ｍ＝−１の場合は、出力された信号Ｙのパルスの欠損部分に対応するＣＫの“Ｈ”の状態を反転して“Ｌ”にする。 - 特許庁

At the same time, the section 14 calculates an angle formed by an optical axis center vector e_k⊥ of the camera Ck and a vector PQ.例文帳に追加

同時に、視者位置類似性演算部１４は、カメラＣｋの光軸中心ベクトルｅ_ｋ⊥とベクトルＰＱとのなす角度を算出する。 - 特許庁

An encryption key processor 21 of the WUSB device 2 reads the connection key CK from the USB memory 3 attached on the USB I/F24.例文帳に追加

ＷＵＳＢデバイス２の暗号鍵処理部２１は、ＵＳＢ Ｉ／Ｆ２４に装着されたＵＳＢメモリ３からコネクション鍵ＣＫを読み出す。 - 特許庁

The decoder 1 converts the serial digital video data to parallel digital video data and outputs a clock signal CK, horizontal synchronizing data H, vertical synchronizing data V, and a data enable signal DE.例文帳に追加

デコーダ１は上記シリアル形式のディジタル映像データをパラレル形式のディジタル映像データへ変換するとともに、クロック信号CK、水平同期データＨ、垂直同期データＶ、及びデータイネーブル信号DEそれぞれを出力する。 - 特許庁

Therefore, the shift register circuit composed of the latch circuit LAT functions as a low voltage interface and also the clock signal CK input is interrupted when the latch circuit LAT is inactive, and load reduction in the clock signal line and decrease in power consumption are achieved.例文帳に追加

したがって、ラッチ回路LATで構成されたシフトレジスタ回路は低電圧インターフェースとして機能すると共に、ラッチ回路LATが非アクティブである場合にクロック信号ckの入力が停止されて、クロック信号線の負荷軽減および消費電力の低下が図られる。 - 特許庁

The waveform shaping unit 20 shapes wave form of at least either each bit of the luminance data DL or the clock CK in such a manner that the latched data of a calibration data Dc included in at least one bit of the luminance data DL by the clock CK is equal to the expected value.例文帳に追加

波形整形部２０は、輝度データＤＬの少なくともひとつのビットに含まれるキャリブレーションデータＤｃをクロックＣＫでラッチしたデータがその期待値と一致するように、輝度データＤＬの各ビットまたはクロックＣＫの少なくとも一方の波形を整形する。 - 特許庁

To dilute lubricating oil in a crankcase CK by scraping injected fuel adhered on an inner wall of a combustion chamber 16 using a piston 30 into the crankcase CK when injecting fuel for regeneration control of a DPF 38a by a fuel injection valve 20 into the fuel chamber 16.例文帳に追加

ＤＰＦ３８ａの再生制御のための燃料を燃料噴射弁２０によって燃焼室１６に噴射する場合、噴射された燃料が燃焼室１６の内壁に付着し、これがピストン３０によってクランクケースＣＫに掻き落とされることで、クランクケースＣＫ内の潤滑油が希釈されること。 - 特許庁

The second circuit 13 outputs an output signal from the first circuit 12 as it is with the CK signal being 1 and holds and outputs the output signal from the first circuit 12 at a trailing edge of the CK signal with this signal being 0.例文帳に追加

第２の回路１３は、ＣＫ信号が１である間は第１の回路１２の出力信号をそのまま出力し、ＣＫ信号が０である間は該ＣＫ信号の立ち下がり時点における第１の回路１２の出力信号を保持出力する。 - 特許庁

Update of buffer size is prohibited during an interval when the filter signal fck synchronized with the clock signal CK is L and the buffer size is updated after the filter signal fck becomes H thus updating the buffer size in synchronism with the clock signal CK.例文帳に追加

このクロック信号ＣＫに同期したフィルター信号ｆｃｋがＬの期間はバッファサイズの更新を禁止し、フィルター信号ｆｃｋがＨになってからバッファサイズを更新することで、バッファサイズの更新もクロック信号ＣＫに同期して行わせる。 - 特許庁

An output timing timer 42 and a multiplier 43 calculate input/output time on the basis of output timing signals CK' and the input timing signal CK1, and the input/output time is multiplied by an oversampling multiple W to obtain a multiplication result.例文帳に追加

出力タイミングタイマ４２及び乗算器４３は、出力タイミング信号CK'と入力タイミング信号CK1とに基づき、入力／出力時間を算出し、この入力／出力時間とオーバサンプリング倍数Wとを乗算して乗算結果を求める。 - 特許庁

The WUSB host 1 uses the generated connection key CK, and the WUSB device 2 uses the connection key CK read from the USB memory 3 to generate a paired temporary key PTK to be used for encryption and decryption of communication data.例文帳に追加

ＷＵＳＢホスト１は生成したコネクション鍵ＣＫを用いて、ＷＵＳＢデバイス２はＵＳＢメモリ３から読み出したコネクション鍵ＣＫを用いて、通信データの暗号化及び復号化に使用するためのペア一時鍵ＰＴＫを生成する。 - 特許庁

Thus, by inputting the operation inhibiting signal EN fixed to an activated level to the external signal terminal EN by a semiconductor testing apparatus and also inputting the external clock CK to the external clock terminal CK, the functional block 12 can be shifted to the test mode from the normal operation mode.例文帳に追加

このため、半導体試験装置により、活性レベルに固定された動作禁止信号ＥＮを外部信号端子ＥＮに入力するとともに、外部クロックＣＫを外部クロック端子ＣＫに入力することで、機能ブロック１２を通常動作モードからテストモードに移行させることができる。 - 特許庁

The third circuit 14 outputs an output signal from the second circuit 13 as it is with the CK signal being 0 and holds and outputs the output signal from the second circuit 13 at a leading edge of the CK signal with this signal being 1.例文帳に追加

第３の回路１４は、ＣＫ信号が０である間は第２の回路１３の出力信号をそのまま出力し、ＣＫ信号が１である間は該ＣＫ信号の立ち上がり時点における第２の回路１３の出力信号を保持出力する。 - 特許庁

A sequence circuit 52 receives the start signal PWR_ON and the clock signal CK output from the oscillator 50, and when the start signal PWR_ON is transited to a prescribed level, measures time by counting the clock signal CK to execute a prescribed event at a prescribed timing.例文帳に追加

シーケンス回路５２は、起動信号ＰＷＲ＿ＯＮおよびオシレータ５０から出力されるクロック信号ＣＫを受け、起動信号ＰＷＲ＿ＯＮが所定レベルに遷移したことにより、クロック信号ＣＫをカウントして時間を測定し、所定のタイミングで所定のイベントを実行する。 - 特許庁

The multiplexer 11 outputs a data input signal D when the clock signal CK is "1" which is a level before a data input edge, and outputs the output signal Q1 of the latch circuit when the clock signal CK is "0" which is a level after the data input edge.例文帳に追加

マルチプレクサ１１は、クロック信号ＣＫがデータ取り込みエッジ前のレベルである‘１’のときはデータ入力信号Ｄを出力し、クロック信号ＣＫがデータ取り込みエッジ後のレベルである‘０’のときはラッチ回路の出力信号Ｑ１を出力する。 - 特許庁

A signal processing circuit using an internal clock CK for respective circuits and a clock CKIN for dot interleaving, which has a half frequency of the internal clock CK, is taken as a unit, and a signal processor is constituted by cascading a plurality of signal processing circuits.例文帳に追加

各回路用の内部クロックＣＫと、ドットデインターリーブ用で且つ内部クロックＣＫの１／２倍の周波数のクロックＣＫＩＮとを使用する信号処理回路を単位とし、該信号処理回路の複数個をカスケード接続して信号処理装置を構成する。 - 特許庁

The gray scale counter 104 can make a frequency of a clock Count-CK of the gray scale counter 104 be lower than a clock used in the gray scale counter to output a counter value of 10 bits, because it is constructed so as to obtain a counter value output of 9 bits compared to higher-order 9 bits of pixel data.例文帳に追加

階調カウンタ１０４は、画素データの上位９ビットの値と比較する９ビットのカウンタ値出力を得る構成とするようにしたため、階調カウンタ１０４のクロックCount-CKを、１０ビットのカウンタ値を出力する階調カウンタで用いるクロックよりも低周波数化することができる。 - 特許庁

Input data Din and a clock CK are inputted, the clock CK having a frequency and a phase locked with the input data Din, and a signal Err representing a differential δ from duty 100% of the input data Din is outputted only when a transition occurs in the input data Din.例文帳に追加

入力データＤｉｎと、該入力データＤｉｎと周波数および位相が同期したクロックＣＫとを入力とし、前記入力データＤｉｎのデューティの１００％からの差分δを表す信号Ｅｒｒを、前記入力データＤｉｎに遷移が生じた時だけ出力する。 - 特許庁

A current control circuit 11 detects that a transition edge of a delay clock CK(1) may be generated during an effective period including a transition edge of a delay clock CK(n) and controls the amount of the output current Iout of the charge pump circuit 30 in accordance with a result of the detection.例文帳に追加

電流制御回路１１は、遅延クロックＣＫ（ｎ）の遷移エッジを含む有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生することを検出し、その検出結果に応じてチャージポンプ回路３０の出力電流Ｉｏｕｔの電流量を制御する。 - 特許庁

On the other hand, to generate an operation clock CK synchronized with the output clock of the FM detecting PLL circuit 8, a PL circuit 9 using 138 MHzVCO is provided, and a signal processing circuit 10 outputs a writing signal in synchronization with the operation clock CK generated by the PLL circuit 9.例文帳に追加

一方ＦＭ検波ＰＬＬ回路８の出力クロックに同期した動作クロックＣＫを生成するため、１３８ＭＨｚＶＣＯを用いたＰＬＬ回路９が設けられ、信号処理回路１０はこのＰＬＬ回路９により生成される動作クロックＣＫに同期して書込み信号を出力する。 - 特許庁

Resistors R5 to R8 are arranged between two differential amplifiers composed of differential transistors Tr11 to Tr14 in which clocks CK and CK bars are inputted, and four differential amplifiers composed of Tr21 to Tr28 located upstream of the transistors Tr11 to Tr14.例文帳に追加

クロックＣＫ、ＣＫバーが入力される差動トランジスタＴｒ１１〜Ｔｒ１４からなる２つ差動アンプの各差動トランジスタとその上流側のトランジスタＴｒ２１〜Ｔｒ２８からなる４つの差動アンプとの間に抵抗Ｒ５〜Ｒ８を配置する。 - 特許庁

By connecting the storage capacitor (holding capacitor) Cs of the pixel part 72 and the storage capacitor Ck of the optical sensor part 150a for a fixed period and charging the storage capacitor Ck corresponding to the charges of the storage capacitor Cs, the correction part 150b corrects the detected value of the optical sensor parts 150a.例文帳に追加

補正部１５０ｂは、画素部７２の蓄積容量（保持容量）Ｃｓと光センサー部１５０ａの蓄積容量Ｃｋとを一定期間接続して、蓄積容量Ｃｓの電荷に応じて蓄積容量Ｃｋを充電することで、光センサー部１５０ａの検出値を補正する。 - 特許庁

A slave circuit 20 comprises a differential amplification circuit 20a for taking in an output of the master circuit in response to a clock CK- and a latch circuit 20b for holding an output of the differential amplification circuit 20a during a complementary clock period and outputs a signal resulting from dividing the frequency of the clock.例文帳に追加

スレーブ回路20はクロックCK-に応答してマスター回路の出力を取り込む差動増幅回路20aと、相補的なクロック周期の間差動増幅回路20aの出力を保持するラッチ回路20bとから成り、クロックを分周した信号を出力する。 - 特許庁

If a current communication state is a reception state, and there is a spurious signal within a channel frequency, and reception power is less than a threshold value, a PLL setting change unit 24 increases the jitter of a clock CK, and if otherwise, it sets the jitter of the clock CK to normal.例文帳に追加

ＰＬＬ設定変更部２４は、現在の通信状態が受信状態であり、チャネル周波数内にスプリアスが存在し、受信電力が閾値に満たない場合、クロックＣＫのジッタを増加させ、それ以外の場合、クロックＣＫのジッタを通常設定にする。 - 特許庁

A start pulse stream IN, an inverted signal IN' thereof, a clock signal CK and an inverted signal CK' thereof are inputted to first to fourth input terminals of a first shift register 211, and the inverted signal of the clock signal and the clock signal are inputted to third and fourth input terminals of a second shift register 212.例文帳に追加

第１シフトレジスタ２１１の第１〜４入力端に、スタートパルス列ＩＮ、その反転信号ＩＮ’、クロック信号ＣＫ、その反転信号ＣＫ’を入力し、第２シフトレジスタ２１２の第３、４入力端に、クロック信号の反転信号、クロック信号を入力する。 - 特許庁

The clock generation parts A3, B3 respectively detect the frame leads of respective delayed TS signals independently of the delay quantity of the TS delay parts A1, B1 and decide the phases of the IFFT sampling clocks CK-A, CK-B on the basis of respective frame lead positions.例文帳に追加

クロック生成部Ａ３，Ｂ３は、ＴＳ遅延部Ａ１，Ｂ１の遅延量にかかわらず、遅延されたＴＳ信号のフレーム先頭を検出し、このフレーム先頭位置を基準にＩＦＦＴサンプリングクロックＣＫ−Ａ，ＣＫ−Ｂの位相を確定する。 - 特許庁

The shift register 23 successively stores serial data DI according to the clock CK, and when the stored start bit S reaches the uppermost bit of the shift register 23, output of the AND circuit 25 is masked by an OR circuit 26, and the supply of the clock CK to the shift register 23 is checked.例文帳に追加

シフトレジスタ２３は、クロックＣＫに従ってシリアルデータＤＩを順次格納し、格納されたスタートビットＳがシフトレジスタ２３の最上位ビットに達すると、ＯＲ回路２６によりＡＮＤ回路２５の出力がマスクされ、シフトレジスタ２３に対するクロックＣＫの供給が阻止される。 - 特許庁

When the transmission data SD is the continuous data of the same bit, a clock signal CK is selected by the selector 15, when the transmission data SD is not the continuous data, a signal obtained by dividing the clock signal CK to 1/n is selected and given to the shift register 12 as a transmission clock SC.例文帳に追加

送信データＳＤが同一ビットの連続データの時はセレクタ１５でクロック信号ＣＫが選択され、連続データでない時はクロック信号ＣＫを１／ｎに分周した信号が選択され、送信クロックＳＣとしてシフトレジスタ１２に与えられる。 - 特許庁

The content is encrypted according to a content key (CK) ((CK(content))) and is protected according to a license server public key (PU-DRM), and right data associated with the contents are taken out from a right template and is protected according to the key (PU-DRM).例文帳に追加

コンテンツがコンテンツ鍵（ＣＫ）に従って暗号化され（（ＣＫ（ｃｏｎｔｅｎｔ）））、ライセンスサーバ公開鍵（ＰＵ−ＤＲＭ）に従って保護され、コンテンツに関連付けられた権利データが権利テンプレートから取り出され、（ＰＵ−ＤＲＭ）に従って保護される。 - 特許庁

In each counter circuit CU, starts and stops of counting actions on S clocks CK_1-CK_s are sequentially propagated, so that in the process of the counting action on the clock CK_n, the counting actions on the clocks CK_1-CK_n-1, CK_n+1-CK_s are stopped.例文帳に追加

各カウンタ回路ＣＵ内において、Ｓ個のクロックＣＫ_１〜ＣＫ_ｓによるカウント動作の起動および停止を順次伝播させることで、クロックＣＫ_ｎによるカウント動作が行われている時は、クロックＣＫ_１〜ＣＫ_１−ｎ、ＣＫ_１＋ｎ〜ＣＫ_ｓによるカウント動作を停止させる。 - 特許庁

The internal clocking CLK becomes a corrected internal clocking CK' via a delay circuit 32 having the delay quantity A, a delay unit array 33-1 to 33-n forming the delay quantity 2×Δ and a delay circuit 34 having the delay quantity D2, to be synchronized with the external clocking CK.例文帳に追加

この内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２、遅延量２×Δを形成する遅延ユニットアレイ３３−１〜３３−ｎ及び遅延量Ｄ２を有する遅延回路３４を経由することにより、補正内部クロックＣＫ´となり、外部クロックＣＫに同期する。 - 特許庁

A counter part is divided into a counter part of lower M bits which operates by a high speed clock CK 1 and a counter part of upper "N-M" bits which operates by a low speed clock CK 2 obtained by performing 2^M division of the high speed clock CK1 and the respective counter parts of lower M bits and upper "N-M" bits are selectively operated.例文帳に追加

高速クロックＣＫ１で動作する下位Ｍビットのカウンタ部と高速クロックＣＫ１を２＾Ｍ分周した低速クロックＣＫ２で動作する上位“Ｎ−Ｍ”ビットのカウンタ部に分け、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。 - 特許庁

In the control data capture control circuit, a control data capture enable signal cd-en is set to a level H while an input load signal LD is at the level H, the content of a counter to count the number of clocks of a clock signal CK is reset.例文帳に追加

制御データ取り込み制御回路において、入力されるロード信号LDがレベルHである期間に、制御データ取り込み許可信号cd-enはレベルHに設定されるとともに、クロック信号CKのクロック数を計数するカウンタの内容がリセットされる。 - 特許庁

The latch circuit 10 executes a latch operation for inputting one bit data by the data input part 3 when a clock input line CK is in a high level and executes a hold-operation for holding one bit data by the data holding part 2 when CK is in a low level.例文帳に追加

ラッチ回路１０は、クロック入力ラインＣＫがハイレベルの際に、データ入力部３が１ｂｉｔのデータを入力するラッチ動作を行い、クロック入力ラインＣＫがロウレベルの際に、データ保持部２が１ｂｉｔのデータを保持するホールド動作を行う。 - 特許庁

A reset control circuit 7 detects the stop of oscillation signal output operation of the voltage-controlled oscillator 5 and generates a reset signal RESET formed by dividing a reference signal Ref_CK while detecting the stop of oscillation signal output operation of the voltage-controlled oscillator 5.例文帳に追加

リセット制御回路７は、電圧制御発振器５の発振信号出力動作の停止を検出し、電圧制御発振器５の発振信号出力動作の停止を検出している間、基準信号Ref_CKを分周してなるリセット信号RESETを生成する。 - 特許庁

Each of the register circuits other than the initial stage inputs the output of its precedent register circuit at the rise of a clock CK when the signal X is '1', and inputs the output of the succeeding register circuit at the rise of the clock signal CK when the signal X is '0'.例文帳に追加

初段以外のレジスタ回路は、信号Ｘが「１」のときは前段のレジスタ回路の出力をクロックＣＫの立ち上がりで取り込み、信号Ｘが「０」のときは次段のレジスタ回路の出力をクロックＣＫの立ち上がりで取り込む。 - 特許庁

A pulse generating circuit 11 generates 32 clock pulses CK within a variation period T of positional signals Hu-Hw, and a phase estimation circuit 12 counts the clock pulses CK with reference to the leading edge of the positional signal Hu to estimate the phase of the rotor 6R of a permanent magnet motor 6.例文帳に追加

パルス発生回路１１は、位置信号Ｈｕ〜Ｈｗの変化周期Ｔ内に３２個のクロックパルスＣＫを発生し、位相推定回路１２は、そのクロックパルスＣＫの数を位置信号Ｈｕの立上がりエッジを基準としてカウントし、永久磁石モータ６の回転子６Ｒの位相を推定する。 - 特許庁

A PLL circuit 9 using a 138-MHz voltage-controlled oscillator is arranged in order to generate an operating clock CK synchronized with the output clock of the FM detection PLL circuit 8, and a signal processing circuit 10 outputs a write signal synchronizing with the operating clock CK generated by the PLL circuit 9.例文帳に追加

一方ＦＭ検波ＰＬＬ回路８の出力クロックに同期した動作クロックＣＫを生成するため、１３８ＭＨｚＶＣＯを用いたＰＬＬ回路９が設けられ、信号処理回路１０はこのＰＬＬ回路９により生成される動作クロックＣＫに同期して書込み信号を出力する。 - 特許庁

The first circuit 12 outputs a signal selectively inputted by an input selector 11 as it is with a clock(CK) signal being 0, and holds and outputs a signal selectively inputted by the selector 11 at a leading edge of the CK signal with this signal being 1.例文帳に追加

第１の回路１２は、クロック（ＣＫ）信号が０である間は入力セレクタ１１により選択入力された信号をそのまま出力し、ＣＫ信号が１である間は該ＣＫ信号の立ち上がり時点における入力セレクタ１１の選択入力信号を保持出力する。 - 特許庁

In a signal transmission system for transmitting logical data by two positive and negative differential signals, a signal of exclusive OR 7 is generated from a clock signal CK and a data signal D, the generated exclusive OR signal CD and the data signal D are multiplexed to transmit the data signal D and the clock signal CK as differential signals having two amplitude values through a pair of signal lines.例文帳に追加

正負二つの差動信号によって論理データを伝送する信号伝送方式において、クロック信号ＣＫはデータ信号Ｄとの排他的論理和７の信号を生成し、生成した排他的論理和の信号ＣＤとデータ信号Ｄとを多重化し、２値の振幅をもつ差動信号でデータ信号とクロック信号を１対の信号線ペアで伝送すること。 - 特許庁

For example, configuration constituted of a data fetching part BF which fetches a data input signal Din by differential amplifier configuration when a clock signal CK is at an 'H' level and a latch part LT which latches a data output signal Dout from the BF when the CK is at the 'L' level is provided with a gain control part GCTL and common node control part CMNCTL.例文帳に追加

例えば、クロック信号ＣＫが‘Ｈ’レベルの際に差動アンプ構成でデータ入力信号Ｄｉｎの取り込みを行うデータ取り込み部ＢＦと、ＣＫが‘Ｌ’レベルの際にＢＦからのデータ出力信号Ｄｏｕｔをラッチするラッチ部ＬＴからなる構成に対し、ゲイン制御部ＧＣＴＬとコモンノード制御部ＣＭＮＣＴＬを設ける。 - 特許庁

The crushed empty-can classification apparatus 10 has a magnetic separation part 12 for separating the carbonized raw chip CM into a magnetic carbonized chip CS and a nonmagnetic carbonized chip CK and a first and a second aluminum chip separation part 14, 16 for screening and sorting a carbonized aluminum chip CA from the nonmagnetic carbonized chip CK classified by the magnetic separation part 12.例文帳に追加

空き缶破砕物分別装置１０は、炭化原料チップＣＭを磁性炭化チップＣＳと非磁性炭化チップＣＫとに分離する磁選部１２と、この磁選部１２で分別された非磁性炭化チップＣＫから炭化アルミチップＣＡを選別または分別する第１および第２炭化アルミチップ選別部１４，１６とを有している。 - 特許庁

A circuit for lighting a discharge lamp comprises a half bridge inverter T1, T2, A followed by a load circuit LD, CR, half bridge condenser CK, and monitoring circuit for monitoring a voltage drop of the half bridge condenser CK generated by a rectifying effect in the discharge lamp LP.例文帳に追加

放電ランプの点灯回路装置は、負荷回路（ＬＤ，ＣＲ）が後置接続されているハーフブリッジインバータ（Ｔ１，Ｔ２，Ａ）と、ハーフブリッジコンデンサ（ＣＫ）と、放電ランプ（ＬＰ）内に整流作用が発生することによって生ぜしめられるハーフブリッジコンデンサ（ＣＫ）での電圧降下の変化を監視する監視回路とを備えている。 - 特許庁

A reference clock signal CK has its frequency divided by a D latch 10 to generate a frequency-divided clock signal CK1, and a D latch 11 having the opposite edge polarity to that of the D latch 10 generates a phase- shifted clock signal CK2 which is 90° out of phase by dividing the frequency of the reference clock signal CK.例文帳に追加

基準クロック信号ＣＫをＤラッチ１０により分周することで分周クロック信号ＣＫ１を生成し、Ｄラッチ１０とはエッジの極性が逆のＤラッチ１１によって基準クロック信号ＣＫを分周することで、位相が９０度異なる移相クロック信号ＣＫ２を生成する。 - 特許庁