「0-Cell」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A monitor section 2i (i=0-n-1) monitors a cell stream and adjusts it.例文帳に追加

監視部２i（i=0〜n-1）は、セルの流れを監視するとともに調節する。 - 特許庁

XAllocNamedColor returns nonzero if a cell is allocated; otherwise, it returns zero.例文帳に追加

XAllocNamedColorはセルが割り当てられていた場合には 0 でない値を返し、そうでなければ 0 を返す。 - XFree86

The transmission connection decision part 3 stores the last cell in the cell buffers 61 to 6n and permits cell transmission to the connection having virtual queue length of ≤0.例文帳に追加

コネクションiのセルが出力されたときにそのコネクションのバーチャルキュー長を１だけ増加させる。 - 特許庁

When the data, latched in the latch circuit L1 and to be written into the selection cell is "0", and data in the neighbored cell, which is latched in the latch circuit L2, is also "0", the "0" data is written into both of the selection cell and the neighbored cell simultaneously.例文帳に追加

ラッチ回路Ｌ１にラッチした選択セルに書き込むべきデータが“０”データであり、且つ、ラッチ回路Ｌ２にラッチした隣接セルのデータも“０”データである場合には、選択セルと隣接セルの双方に同時に“０”データを書き込む。 - 特許庁

A sense amplifier 27b outputs data Dout of "0" corresponding to the memory cell in a writing state, i.e., "data 0".例文帳に追加

センスアンプ２７ｂは、書込状態のメモリセル、つまり「データ０」に応じた「０」のデータＤｏｕｔを出力する。 - 特許庁

Main bit lines MBL-0, 1 are arranged over a plurality of cell blocks Block-0, 1 and a plurality of sub-bit lines SBL-0-0, 1, 2, 3, etc., which are separated respectively from respective main bit lines MBL-0, 1 are provided for every cell block.例文帳に追加

主ビット線ＭＢＬ−０，１は、複数のセルブロックＢｌｏｃｋ−０，１にまたがって配置され、各主ビット線ＭＢＬ−０，１からそれぞれ分岐された複数の副ビット線ＳＢＬ−０−０，１，２，３等は各セルブロックごとに設けられている。 - 特許庁

The logic 0 voltage level corresponds to a first cell voltage value when 0 bit is stored in a cell, the logic 1 voltage level corresponds to a second cell voltage value when 1 bit is stored in a cell.例文帳に追加

論理０電圧レベルは、セルが０ビットを中に格納するときの第１セル電圧値に対応し、論理１電圧レベルは、セルが１ビットを中に格納するときの第２セル電圧値に対応する。 - 特許庁

A memory cell array is provided with one common line (CL<0>-CL<1>) per two bit lines (BL<0>-BL<3>) and a memory cell of an adjacent column shares the common line.例文帳に追加

メモリセルアレイにおいて、２つのビット線（ＢＬ＜０＞−ＢＬ＜３＞）あたり１つのコモン線（ＣＬ＜０＞−ＣＬ＜１＞）を設け、隣接列のメモリセルでコモン線を共有する。 - 特許庁

When a new electronic component is to be placed, the tact for placement is so controlled, referring to a cell value of a target coordinates, that the tact is reduced, when the cell value is any other value than '0', and when the cell value is #'0', the installation tact is controlled as being without tact limitation.例文帳に追加

新たな電子部品を装着しようとするとき、目標座標のセル値を参照し“０”以外ならタクトダウン、“０”ならタクト制限無しとして、装着タクトを制御する。 - 特許庁

In this cell arrangement, an inter-sector transmission timing offset value is set to 0, so that the cell- detecting precision and the cell-detecting speed can be improved.例文帳に追加

このセル配置において、セクタ間送信タイミングオフセット値を０とし、セル検出精度及びセル検出速度の向上を図っている。 - 特許庁

A global write-buffer 12 drives a global data line 13 in accordance with input data <;0>; to be written in a memory cell MC.例文帳に追加

グローバルライトバッファ１２は、メモリセルＭＣに書き込むべき入力データDATA<0>に応じてグローバルデータ線１３を駆動する。 - 特許庁

Further, above the cell C3, cells C1 are neighbored by the cell C3, and the volumetric factors of '0' are given to the cells C1.例文帳に追加

そして、セルＣ３の上方にはセルＣ１が隣接しており、セルＣ１には体積率“０”が与えられている。 - 特許庁

To optimize the transmission environment of a packet unit cell by identifying VCI of an arrived cell and the last cell constituting a packet, storing the arrived cell at every connection, estimating the virtual queue lengths of respective cell buffers, storing the last cell in the cell buffer and permitting cell transmission to the connection whose virtual queue length is not more than '0'.例文帳に追加

ＡＴＭ通信網内に情報をセル単位ではなくパケット単位で転送するときに、ＡＴＭ交換機で用いられる任意のセルスケジューリング法により利用可能な帯域を現在通信を行っているアクティブなコネクション間で公平に分配する。 - 特許庁

This circuit is provided with a coincidence detecting circuit 42 for testing whether plural output signals read out from plural memory cell arrays Cell 0-Cell 3 coincide or not.例文帳に追加

複数のメモリセルアレイCell0〜Cell3から読み出した複数の出力信号が一致しているか否かを検査する一致検出回路４２を設ける。 - 特許庁

Row decoders 12-0, 12-1, 12-2,... are provided corresponding to blocks No.0, No.1, No.2,... in a cell area 11.例文帳に追加

ロウデコーダ１２−０，１２−１，１２−２，・・・は、セルエリア１１内のブロックＮｏ．０，Ｎｏ．１，Ｎｏ．２，・・・に対応して設けられている。 - 特許庁

The memory cell array region has eight control gates(CG) drivers 300-0 to 300-7 as a control gate driving section for the sector region 0.例文帳に追加

セクタ領域０のためのコントロールゲート駆動部として、８つのコントロールゲート（ＣＧ）ドライバ３００−０〜３００−７を有する。 - 特許庁

The memory cell M00 consists of an SRAM (static random access memory) 4 and FeRAMs (ferroelectric RAMs) 5-0 to 5-n.例文帳に追加

メモリセルＭ００は、ＳＲＡＭ４と、ＦｅＲＡＭ５−０〜５−ｎとからなる。 - 特許庁

The address conversion section 6 specifies (step S5) set X, Y physical addresses (X, Y) by referring a sub-table corresponding to the specified physical address regions (cell X and cell Y) based on (IO, X, Y)=(0, 0, 0).例文帳に追加

更に、アドレス変換部６は、（ＩＯ，Ｘ，Ｙ）＝（０，０，０）に基づいて、特定した物理アドレス領域（ｃｅｌｌ Ｘ，ｃｅｌｌ Ｙ）に対応するサブテーブルを参照して、設定されたＸ，Ｙ物理アドレス（Ｘ，Ｙ）を特定する（ステップＳ５）。 - 特許庁

A reference memory cell MCr is connected to two reference bit lines BLref 0-1.例文帳に追加

参照メモリセルＭＣｒは、２本の参照ビット線ＢＬｒｅｆ０−１に接続される。 - 特許庁

This memory device has a first cell group C4, a second cell group C0 and a third cell group C1 each provided with a plurality of cells 30 each used for recording either of a first logical value (0) and a second logical value (1); and the first logical value (0) is recorded in each cell by a data reading operation from the cell.例文帳に追加

第１の論理値（０）又は第２の論理値（１）の何れかを記録する複数のセル３０を備えた第１のセル群Ｃ４、第２のセル群Ｃ０及び第３のセル群Ｃ１を有し、各セルからのデータ読出し動作により当該セルに第１の論理値（０）が記録される。 - 特許庁

The duplexed VP-0 system cell header converting circuit 103 and doubled VP-1 system cell header converting circuit 104 convert the header of the object cell of VP switching to a VP-0 system or a VP-1 system.例文帳に追加

２重化ＶＰ—０系セルヘッダ変換回路１０３および２重化ＶＰ—１系セルヘッダ変換回路１０４のそれぞれは、ＶＰ切替の対象セルのヘッダをＶＰ−０系またはＶＰ−１系に変換する。 - 特許庁

To provide a fuel cell system capable of preventing a voltage of at least one cell in a fuel cell stack from becoming ≤0 V, and of preventing performance deterioration of the fuel cell.例文帳に追加

燃料電池スタック内の少なくとも一つのセルの電圧が０Ｖ以下となることを防止して、燃料電池の性能劣化を防止することが可能な燃料電池システムを提供する。 - 特許庁

The first cell group, the second cell group, and the third cell group are so structured as to be driven independently of one another; and the first logical value (0) is previously recorded in each cell of at least the first cell group C4.例文帳に追加

前記第１のセル群、前記第２のセル群及び前記第３のセル群は独立に駆動可能に構成され、少なくとも前記第１のセル群Ｃ４の各セルに、予め第１の論理値（０）が記録されている。 - 特許庁

The boosting cell in row K (1≤K≤M) is controlled according to the voltage of the input terminal of a boosting cell in row KA ((KA=(K-1) when (K-1)>0, KA=M when (K-1)=0)).例文帳に追加

Ｋ列目（１≦Ｋ≦Ｍ）の昇圧セルは、ＫＡ列目（（Ｋ−１）＞０のときはＫＡ＝（Ｋ−１）、（Ｋ−１）＝０のときはＫＡ＝Ｍ）の昇圧セルの入力端子の電圧に応じて制御される。 - 特許庁

Furthermore, a voltage difference after sharing a charge in a bit line for cell data "1" and "0" can be maintained constant by a dummy cell.例文帳に追加

また、ダミーセルにより、セルデータ“１”及び“０”に対するビットラインでの電荷共有後の電圧差を一定に維持させることができる。 - 特許庁

As opposed to a selected memory cell, the potential of unselected word line WL3 of a memory cell adjacent to a source line side is set to 0 V.例文帳に追加

選択メモリセルに対しソ−ス線側に隣接するメモリセルの非選択ワ−ド線ＷＬ３の電位は、０Ｖに設定される。 - 特許庁

Different stored data "0" and "1" are written to the cell units CU0, CU1 respectively.例文帳に追加

セルユニットＣＵ０，ＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。 - 特許庁

As a result, the normalized reading signal of a specified memory cell is compared with the normalized reference signal of a reference cell described by '0' or '1', and the contents of the memory cell as '1' or '0' can be detected.例文帳に追加

その結果、特定のメモリーセルの正規化された読出信号を、「０」または「１」で記述される基準セルの正規化された基準信号と比較し、そして、それにより、「１」または「０」としてのメモリーセル内容を検知することも可能である。 - 特許庁

To perform the transmission of a forward resource management(FRM) cell even when a transmission rate becomes 0 cell/sec without considerably decreasing the number of times of FRM cell transmission even in the case of low transmission rate.例文帳に追加

送信レートが低い場合でも、ＦＲＭセルの送信回数を大幅に減らさない、送信レートが０セル／ｓｅｃとなった場合でもＦＲＭセルの送信を行う。 - 特許庁

An address conversion section 6 specifies (step S4) X, Y physical address regions (cell X and cell Y) set on a definition table B based on the I/O block number and X, Y logical addresses (IO, X, Y)=(0, 0, 0) set in steps S1-S3.例文帳に追加

アドレス変換部６は、ステップＳ１〜Ｓ３でセットしたＩ／Ｏブロック番号及びＸ，Ｙ論理アドレス（ＩＯ，Ｘ，Ｙ）＝（０，０，０）に基づいて、定義テーブルＢに設定された該当Ｘ，Ｙ物理アドレス領域（ｃｅｌｌ Ｘ，ｃｅｌｌ Ｙ）を特定する（ステップＳ４）。 - 特許庁

The cell copy part 102 copies the object cell of VP switching and broadcasts it to a duplexed VP-0 system cell header converting circuit 103 and a duplexed VP-1 system cell header converting circuit 104.例文帳に追加

セルコピ−部１０２はＶＰ切替の対象セルをコピ−して、２重化ＶＰ—０系セルヘッダ変換回路１０３および２重化ＶＰ—１系セルヘッダ変換回路１０４に同報で出力する。 - 特許庁

When the dithered gradation 15 is used, an exposure head is lighted by the dithered gradation 15 at the position of the number 0 of the cell 1 and the number 1 of the cell 2.例文帳に追加

ディザ階調１５を用いるときはセル１の０番とセル２の１番の位置で露光ヘッドをディザ階調１５で点灯させる。 - 特許庁

Accordingly, the compound of ε-SVO (0-100%)+γ-SVO (100-0%) is preferable as the activation material of the positive electrode of the lithium cell.例文帳に追加

本発明により、ε−ＳＶＯ（０〜１００％）＋γ−ＳＶＯ（１００〜０％）の混合物はリチウム電池のカソード活物質として好ましい。 - 特許庁

Data are read for the read circuit 32 with a plurality of memory cell units using the same bit line side select gate lines SGD<0> to SGD<3> in common as one unit for reading.例文帳に追加

同じビット線側セレクトゲート線SGD<0>〜SGD<3>を共通に用いている複数のメモリセルユニットを、１つの読み出し単位として、読み出し回路32にデータを読み出す。 - 特許庁

The increment of the driving power is suppressed when the inner temperature of the fuel cell 20 become a range between 0°C and a fixed temperature that is larger than 0°C.例文帳に追加

このとき、燃料電池２０の内部温度が、０℃から０℃を超える所定の温度までの間であるときには、駆動量の増加の程度が抑えられる。 - 特許庁

An internal parameter control signal generating unit 110-0 which generates the internal parameter control signal R <0> includes an antifuse element 90-0 formed by a data holding capacitor 85 of a memory cell.例文帳に追加

内部パラメータ制御信号Ｒ＜０＞を生成する内部パラメータ制御信号生成ユニット１１０−０は、メモリセルのデータ保持キャパシタ８５によって形成されるアンチヒューズ素子９０−０を含む。 - 特許庁

Contents of the memory cell are read out, it is confirmed that the contents are erased (all are '0'), after that, the refresh-data is read out from the data storing section for refreshing in which the data is temporarily stored, and rewriting is performed for the memory cell.例文帳に追加

メモリセルの内容を読み出し、内容が消去されたこと（all"0"になったこと）を確認し、その後、一時記憶したリフレッシュ用データ記憶部からリフレッシュデータを読み出し、メモリセルに再書き込みを行う。 - 特許庁

Then, an NMOS 12 in the memory cell 10_0 is turned on to output the "0" information stored in the memory cell 10_0 to a bit line BLb.例文帳に追加

すると、メモリセル１０_０ 内のＮＭＯＳ１２がオン状態となり、該メモリセル１０_０ に記憶された“０”情報がビット線ＢＬｂへ出力される。 - 特許庁

Contents of the memory cell D0 are made logic '0' by inversion write-in operation after that, and stored contents of the polarity holding cell Dc are made logic '1'.例文帳に追加

その後の反転書き込み動作により、メモリセルＤ0の内容が論理「０」になり極性保持セルＤcの記憶内容が論理「１」になる。 - 特許庁

A spare array (SP#0) in which a spare memory cell is arranged is arranged commonly for plural normal sub-arrays in which plural normal memory cell are arranged.例文帳に追加

複数のノーマルメモリセルが配置されるノーマルサブアレイを複数個に対し共通にスペアメモリセルが配置されるスペアアレイ（ＳＰ♯０）を配置する。 - 特許庁

Each current cell 30-0 includes NMOS transistors 31 to 34 for switching and NMOS transistors 35, 36 for constant current sources.例文帳に追加

各電流セル３０−０は、スイッチ用のNMOS３１〜３４と、定電流源用のNMOS３５，３６とを有している。 - 特許庁

According to this method, "0" disturb can be controlled so as not to be generated and data destruction in the neighbored cell is avoided.例文帳に追加

これにより、“０”ディスターブが発生しないようにすることができ、隣接セルのデータ破壊を回避できる。 - 特許庁

At the time t03, the memory cell plate line CP is made to be a ground potential and the voltages V111, V113 are decreased to 0 volt.例文帳に追加

時刻ｔ03に、メモリセルプレート線ＣＰをグランド電位として電圧Ｖ111、Ｖ113を０ボルトに降圧する。 - 特許庁

The memory cell array region has a plurality of sector regions 0, 1, etc., divided in the second direction B.例文帳に追加

前記メモリセルアレイ領域は、第２の方向Ｂで分割された複数のセクタ領域０，１，…を有する。 - 特許庁

The sense amplifier circuit 10 is used to read data from the memory cell array 4 via read lines LIOFx, LIOBx (x=0, 1).例文帳に追加

センスアンプ回路１０は、読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してメモリセルアレイ４からデータを読み出すために用いる。 - 特許庁