「4 bit code」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A code word extraction part 4 extracts the code word included in the read data S2 on the basis of the detected bit position.例文帳に追加

符号語抽出部４は、この検出されたビット位置に基づいて、読み出しデータＳ２に含まれる符号語を抽出する。 - 特許庁

When additional information to be embedded is converted to a 12-bit code in a 7-bit unit, embedding to the sound signal is performed by converting it to the 12-bit code with a Hamming distance of 4 bits or more each other beforehand.例文帳に追加

埋め込むべき付加情報を７ビット単位で、１２ビット符号に変換する際、あらかじめ互いにハミング距離が４ビット以上となる１２ビット符号に変換し、音響信号への埋め込みを行う。 - 特許庁

In a quantization circuit 4, an n-bit code is supplied to a degeneration ROM 8 from an average and standard deviation.例文帳に追加

量子化回路４では、平均値と標準偏差からｎビットのコードが縮退ＲＯＭ８へ供給される。 - 特許庁

Based on LDPC codes, an LDPC encoder 115 performs coding with a 4320-bit code length and one of four types of coding rates 1/2, 7/12, 2/3 and 3/4.例文帳に追加

LDPCエンコーダ１１５は、符号長が4320ビットで、符号化率が1/2，7/12，2/3、及び、3/4の４種類のうちのいずれかのLDPC符号による符号化を行う。 - 特許庁

When a data/control flag 61 is '1', in a control code converting part 41, 8-bit data 60 are converted to 4-bit control codes 62 and successively stored in a control code register 43, and the locations of these data 60 shown by a code counter 45 are successively stored in a control code location register 44.例文帳に追加

データ／制御フラグ６１が１のとき制御符号変換部４１は８ビットデータ６０を４ビット制御符号６２に変換して制御符号レジスタ４３に順次格納し、符号カウンタ４５が示すそのデータ６０の位置が制御符号位置レジスタ４４に順次格納される。 - 特許庁

A 4-bit linear code is generated by shift registers R3 to R0, parameters g3 to g0 and an EXOR circuit (XOR) E1.例文帳に追加

４ビットの線形符号が、シフトレジスタＲ３〜Ｒ０、パラメータｇ３〜ｇ０、ＥＸＯＲ回路（ＸＯＲ）Ｅ１にて生成される。 - 特許庁

To effectively function the pitch cycling processing of a fixed code book especially at the low bit rate of ≤4 kbit/ss.例文帳に追加

特に４ｋｂｉｔ／ｓs以下のような低ビットレートにおいて、固定符号帳のピッチ周期化処理を有効に機能させること。 - 特許庁

The microcomputer 4 discriminates the track number of the data track according to bit information in a sub-code included in read TOC information.例文帳に追加

マイコン４は、読み出したＴＯＣ情報に含まれるサブコード中のビット情報に従って、データトラックのトラック番号を識別する。 - 特許庁

A video signal Sv transformed into a binary code having the prescribed number of bits by an A/D converter 4 is plurally divided between the most significant bit and the least significant bit in a control part 3.例文帳に追加

Ａ／Ｄコンバータ４で所定のビット数を有するバイナリコードに変換された映像信号Ｓv は、制御部３において最上位ビットと最下位ビットの間で複数に分割される。 - 特許庁

In a judgement circuit 4, in the case that the VLC of the short code is not detected by the short code decoder 2, the decoded result and the number of the bit sent from the combination circuit 3 for decoding are outputted.例文帳に追加

判定回路４では、短コードデコーダ２により短コードのＶＬＣが検出されなかった場合、デコード用組み合わせ回路３から送られたデコード結果とビット数を出力する。 - 特許庁

A collation part 5 collates the dictionary in the collation dictionary 6 of the group classified by the effective bit classifying part 4 with the iris code of the reagent.例文帳に追加

照合部５は、有効ビット分類部４が分類したグループの照合辞書６中の辞書と、被験者のアイリスコードとを照合する。 - 特許庁

An analog pulse selector 4 separates a signal (b) which is an RZ code signal in each bit and guides signals c1, c2 to delay adders 10, 20.例文帳に追加

アナログパルスセレクタ４は、ＲＺ符号信号である信号ｂをビット毎に分離し、信号ｃ１、ｃ２を遅延加算回路１０、２０に導く。 - 特許庁

General data having 16 bit length and a high speed non-requirement instruction code are added with parity 5 bits, and a high speed requirement instruction code having 12 bit length is added with parity 9 bits in the form of "4+parity 3 bits"×3, and stored in a built-in memory 2.例文帳に追加

１６ビット長を持つ一般データおよび高速不要命令コードにはパリティ５ビットを付加し、１２ビット長を持つ高速要命令コードには「４＋パリティ３ビット」×３の形式で都合パリティ９ビットを付加して内蔵メモリ２に格納する。 - 特許庁

A PC 2 which has means 3 analyzing a control code that is transmitted to a site device 6 from a central monitoring device 1 into a device selection bit and a control bit and a means 4 performing the bit output of the analytical results to the outside is provided.例文帳に追加

中央監視装置１から現場機器６に対して送信される制御コードを機器選択ビットおよび制御ビットに解析する手段３と、その解析結果を外部へビット出力する手段４とを有するＰＣ２を設ける。 - 特許庁

The time receiving apparatus includes a receiving circuit 4 for receiving a standard radio wave, and a time code acquisition means 22 for encoding time data received by the receiving circuit 4 for each bit.例文帳に追加

時刻受信装置は、標準電波を受信する受信回路４と、受信回路４で受信した時刻データを各ビット毎に符号化するタイムコード取得手段２２とを備える。 - 特許庁

As shown in Fig.4, RCPC is used for assigning a puncturing pattern to a sub carrier without deleting any code bit corresponding to "0" in the puncturing pattern.例文帳に追加

本発明は、図４に示すように、パンクチャリングパターン中の０に対応するコードビッドを削除せずにパンクチャリングパターンをサブキャリアに割り当てるRCPCを用いている。 - 特許庁

To provide an information processor which performs 4-byte base processing for a 32-bit microcomputer, a computer program product, an authentication code generating method, and an IC card.例文帳に追加

３２ビットマイクロコンピュータ向けの４バイト基調の処理を行う情報処理装置、コンピュータ・プログラム・プロダクト、認証コード生成方法及びＩＣカードを提供する。 - 特許庁

Among 10 bits of one pixel in a Y signal, 4 bits BB, low-order 2 bits × 2 in a transmitted word are used to high-order 4 bits BA, and the low-order 4 bits BB is set as a parity bit for the high-order 4 bits BA, so that a (8, 4) Hamming code is generated.例文帳に追加

そこで、Ｙ信号１ピクセルの１０ビットのうち、上位４ビットＢＡに対し、伝送ワードの下位２ビット×２の４ビットＢＢを使用し、上位４ビットＢＡに対して下位４ビットＢＢをパリティビットとすることで、（８，４）ハミングコードが生成される。 - 特許庁

In order to configure an encoding apparatus using 1:4:1 divided interleavers, when an outer code output bit stream to be inputted to an inner code FIR component is fixed, among 5 connection combinations of outer code output bit streams and interleaver inputs, one combination having an optimal performance curve is searched.例文帳に追加

１：４：１分割インターリーバを用いた符号化装置を構成するには、内符号ＦＩＲ成分に入力される外符号出力ビット系列を固定した場合は外符号出力ビット系列とインターリーバ入力との５通りの接続組み合わせの中から最適な性能曲線を持つようなものを探す。 - 特許庁

The encoder 121 is shared between the case when the analog to digital converter 100 converts a received analog signal Vin into a 4-bit binary code and the case when the analog to digital converter 100 converts the received analog signal Vin into a 2-bit binary code.例文帳に追加

エンコーダ１２１は、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを４ビットのバイナリコードに変換する場合と、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを２ビットのバイナリコードに変換する場合とにおいて共用される。 - 特許庁

In this case, the logical processing includes code inverting processing by inverters 5-0 to 5-3, upper side bit/lower side bit exchange processing by XOR4-8 to 4-10 or the like or combined processing by inverters 5-4 to 5-7 or XOR4-12 to 4-15.例文帳に追加

ここで、論理処理とは、例えばインバータ５−０〜５−３による符号反転処理、ＸＯＲ４−８〜４−１０等による上位側ビット／下位側ビット入れ替え処理、またはインバータ５−４〜５−７やＸＯＲ４−１２〜４−１５等を用いて、これらを複合させた処理である。 - 特許庁

Especially, one sector of 4K bytes can be constituted by a 10-bit symbol by using an algebraic geometry code a " Fermat code" which is constituted from a Fermat curve, such as that (m, L)=(5, 11) in Fermat curves "C_(L):X^L +Y^L+ Z^L=0" on P^2(GF(2^2m)).例文帳に追加

特に、P^2(GF(2^2m))上のFermat曲線「C_(L) : X^L ＋Y^L＋Z^L＝0」のうち、(m, L)＝(5, 11) であるようなものから構成された代数幾何符号「Fermat符号」を使用することで、1セクタ4キロバイトを10ビットシンボルで構成することができる。 - 特許庁

An instruction code is transferred to the semiconductor core 4 specified by referring to an additional bit that specifies the semiconductor core added to the instruction code as it is and the instruction code is transferred to the semiconductor core 5 which is not specified by replacing the instruction code with the one which does not effect an operation of the semiconductor core 5 in a data converting part 28.例文帳に追加

データ変換部２８で命令コードに付加された半導体コアを指定する付加ビットを参照して指定された半導体コア４に対しては命令コードをそのまま転送し、指定されていない半導体コア５に対してはその半導体コア５の動作に影響を与えない命令コードに置き換えて転送する。 - 特許庁

The table satisfies a condition being (a+b=k×N)(k is any integer, N is an integer equal to or more than 2, and N=4 in the example) when the bit length of an identification code C itself is defined as (a).例文帳に追加

当該テーブルでは、識別コードＣ自身のビット長をａとした場合、「ａ＋ｂ＝ｋ×Ｎ」（ｋは任意の整数，Ｎは２以上の整数，この例ではＮ＝４）なる条件を満たす。 - 特許庁

A video image transmitting device 41 makes a balanced serial signal contain a color number code of 4/8/16 bit widths identifying each pixel data and transmits the signal to a display device 45.例文帳に追加

映像送信装置４１が、各画素データを特定するための４／８／１６ビット幅の色番号コードを平衡型シリアル信号中に含ませてディスプレイ装置４５に送信する。 - 特許庁

When performing collation, an effective bit classifying part 4 classifies the group of dictionaries in the collation dictionary 6, to which a reagent belongs, on the basis of the number of effective bits in the iris code of the reagent.例文帳に追加

照合を行う場合、有効ビット分類部４は、被験者のアイリスコードの有効ビット数に基づき、その被験者が、照合辞書６におけるどの辞書のグループに属するかを分類する。 - 特許庁

An image divider 110 divides a received image into four, which are fed to division image coders 120-i (i=1-4) and an allocation bit rate arithmetic section 171 sets a bit rate to each division image coder 120-i on the basis of a generated code amount of a preceding frame or the like.例文帳に追加

入力画像を画面分割装置１１０で４分割して各分割画像符号化装置１２０_-i（ｉ＝１〜４）に入力し、割り振りビットレート演算部１７１は、前のフレームの発生符号量などに基づいて各分割画像符号化装置１２０_-iにビットレートを設定する。 - 特許庁

A transmission section 25 encrypts a base band signal S24, generates an HD-SDI (High Definition bit Serial Digital Interface) signal S3 resulting from inverting the logical value of the MSB of a module causing the inhibit code when the inhibit code is generated after the encryption, and transmits the signal S3 to a projector 4 in a serial form.例文帳に追加

送信部２５において、ベースバンド信号Ｓ２４を暗号化し、当該暗号化後に禁止コードが生じた場合にそのモジュールのＭＳＢの論理値を反転させたＨＤ−ＳＤＩ信号Ｓ３を生成し、これをプロジェクタ装置４にシリアル形式で送信する。 - 特許庁

The optical sensors 6-9 output repeatedly in prescribed number of times during one rotation of a steering shaft, a gray code comprising a 4-bit binary code changing periodically following rotation of the steering shaft and set so as not to be overlapped during one period.例文帳に追加

これら光センサ６〜９は、ステアリングシャフトの回転に伴って周期的に変動するとともに、その１周期内において重複しないように設定された４ビットの２進符号からなるグレーコードを、該ステアリングシャフトが１回転する間に所定回数繰り返し出力する。 - 特許庁

A moving image encoding device 10 for encoding a moving image comprises: a VBV model part 4 to simulate an occupancy amount (VBV buffer occupancy amount) of a code buffer in decoding; and a bit rate control part 5 to determine a quantization width (quantization scale 18) according to a change speed of the occupancy amount of the code buffer so as to increase the occupancy amount of the code buffer.例文帳に追加

動画像を符号化する動画像符号化装置１０であって、復号における符号バッファの占有量（ＶＢＶバッファ占有量）をシミュレーションするＶＢＶモデル部４と、符号バッファの占有量が増加するように、符号バッファの占有量の変化速度に応じて量子化幅（量子化スケール１８）を決定するビットレート制御部５とを備える。 - 特許庁

A third Gray code bit Q2 is obtained by delaying an output signal Q2o of an RDFF 4 with a selection circuit 21 and outputting it through an RDFF 33 to synchronize with the clock CLK.例文帳に追加

第３ビットのグレイコードＱ２については、ＲＤＦＦ４の出力信号Ｑ２_Ｏを、選択回路２１によって遅延させ、ＲＤＦＦ３３を通してクロックＣＬＫに同期させて出力することで得られる。 - 特許庁

In comparison with a performance curve of an encoding apparatus using FIR-IIR interleavers of the same outer code output bit stream connected to the inner code FIR component, among the performance curves of encoding apparatuses using 1:4:1 divided interleavers, the optimal performance curve is a curve having a sufficiently excellent SNR in the case of falling.例文帳に追加

内符号ＦＩＲ成分に接続する外符号出力ビット系列の同じＦＩＲ−ＩＩＲインターリーバを用いた符号化装置の性能曲線と比較し、１：４：１分割インターリーバを用いた符号化装置の性能曲線のうちの最適な性能曲線は落ち際のＳＮＲが十分に良い。 - 特許庁

The statistic multiplex system 1 has image coders 2i that code program data, a multiplexer 4 that multiplexes the output data of the image coders 2i and a controller 3 that sets a target bit rate to the image coders 2i as a target generating code amount per unit time.例文帳に追加

統計多重システム１は、複数の番組データを符号化する複数の画像符号化装置２_iと、各画像符号化装置２_iの出力データを多重化する多重化装置４と、各画像符号化装置２_iに対して単位時間当たりの目標発生符号量としての目標ビットレートを設定するコントローラ３とを有している。 - 特許庁

A serial parallel conversion circuit 1 applies byte interleave demultiplexing to a received STS-3c concatenation signal, serial parallel conversion circuits 2-4 apply bit interleave demultiplexing to the demultiplexed concatenation signals, and BIP-N arithmetic circuits 5-7 conduct an arithmetic operation of a BIP-N code.例文帳に追加

シリアルパラレル変換回路１は入力されたＳＴＳ−３ｃのコンカチネーション信号をバイトインタリーブ分離し、シリアルパラレル変換回路２〜４ではその信号をビットインタリーブ分離し、ＢＩＰ−Ｎ演算回路５〜７はＢＩＰ−Ｎ符号の演算を行う。 - 特許庁

Then a bit assignment device 5 generates a pseudo GOP of the received image compression information on the basis of N-sets of frames stored in the FF buffer 2 and analysis result information stored in an information buffer 4 and assigns a prescribed code quantity to each picture of the generated pseudo GOP so that the outputted image compression information has a 2nd bit rate.例文帳に追加

そして、ビット割当装置５は、ＦＦバッファ２に記憶されたＮ個のフレームと情報バッファ４に記憶された解析結果情報とに基づいて、入力された画像圧縮情報の擬似ＧＯＰを生成し、出力する画像圧縮情報が第２のビットレートとなるように、生成された擬似ＧＯＰの各ピクチャに所定の符号量を割り当てる。 - 特許庁

The coder has a coding circuit 2, that codes pixel data by the ADRC system, a division circuit 3 that divides the data from the circuit 2 into bit planes, a coding circuit 4 that codes the generated bit planes by applying the run-length coding system and Huffman coding system to them, and a frame circuit 5 that adds an error correction code to the coded image data.例文帳に追加

画素データをＡＤＲＣ方式で符号化する符号化回路２と、これからのデータを複数のビットプレーンに分割する分割回路３と、これによって分割され、生成された複数のビットプレーン毎にランレングスやハフマン符号化方式で符号化する符号化回路４と、符号化した画像データに対してエラー訂正符号を付加するフレーム回路５とを有する。 - 特許庁

This circuit 5 stores a check bit showing normality/abnormality in the semiconductor memory cell 2 corresponding to the relevant data and an ECC generating circuit 4 stores these data in the disk region of the semiconductor memory cell 2 without adding the error detecting code to these data.例文帳に追加

この回路５は、正常／異常を示すチェックビットを当該データ対応に半導体記憶素子２に格納すると共に、ＥＣＣ生成回路４は、該データに誤り検出符号を付加せずに該データを半導体記憶素子２のディスク領域に格納するようにした。 - 特許庁

A transmitter's number transmitted by an ASCII code from an exchange is first written in a buffer (S3) and, regarding each number composing the transmitter's number written in the buffer, data of low-order 4 bits are taken out from leading data of 1 bit in turn (S4, S6 and S11).例文帳に追加

交換機からＡＳＣＩＩコードで送られる発信者番号は、まずバッファへ書き込まれ（Ｓ３）、そのバッファへ書き込まれた発信者番号を構成する各番号は、先頭の１バイトのデータから順に下位４ビットのデータが取り出される（Ｓ４，Ｓ６，Ｓ１１）。 - 特許庁

A 1-bit quantizing output signal S3 is generated by passing an input signal to a delta sigma modulation circuit comprised of a differential pulse code modulator 2, a delta sigma modulation part 3, a pulse amplifier 4, and a feedback circuit FC, and the quantizing output signal S3 is pulse amplified.例文帳に追加

入力信号を差分器２、デルタシグマ変調部３、パルス増幅器４、帰還回路ＦＣからなるデルタシグマ変調回路に通すことによりデルタシグマ変調して１ビットの量子化出力信号Ｓ３を生成し、量子化出力信号Ｓ３をパルス増幅する。 - 特許庁

A continuous binary data series is converted to an input data word of 4-bit units, and a redundant bit where a DSV polarity can always be inverted for each specific data word interval can be inserted, thus controlling DSV in a coding table, and suppressing the DC component of an output code word row effectively for achieving the repetition restriction of the shortest run.例文帳に追加

連続する２進数のデータ系列を４ビット単位の入力データ語に変換した後に、所定のデータ語間隔毎に必ずＤＳＶ極性が反転可能な冗長ビットを挿入可能とすることにより、符号化テーブル内でもＤＳＶの制御が可能となり、出力符号語列のＤＣ成分の効果的に抑圧して最短ランの繰り返し制限が可能となる。 - 特許庁

The look-up parts 3, 5, and 7 perform retrieval from tables in corresponding table storage parts 2, 4, and 6 by using as indexes the inputted two-bit sequences and 'table addresses' from precedent look-up parts and find and output 'code-length calculation parameters' and 'decoded value calculation parameters' to a computing element 8.例文帳に追加

各ルックアップ部３,５,７は、順次、入力される２ビットのビット列と前段のルックアップ部からの「表アドレス」とをインデックスとして対応するテーブル格納部２,４,６のテーブルを検索して、「符号長算出パラメータ」と「復号値算出パラメータ」とを求めて演算器８に出力する。 - 特許庁

Thus, if water leakage is occurred at a place indicated by a reference code P in a buried water piping having main pipes 3 and branch pipes 4, sensors H35, V42, V52 in proximity, which indicate dense hatching, firstly detect the signal and then adjacent sensors H25, H34, V43, V53, which are a little bit thinner hatching, detect the signal.例文帳に追加

したがって、主管３と分岐管４とを有する埋設水道配管において、参照符号Ｐで示す箇所で漏水が発生した場合、濃いハッチングを施して示す近接のセンサＨ３５，Ｖ４２，Ｖ５２が先ず検知し、次に少し薄いハッチングの隣接のセンサＨ２５，Ｈ３４，Ｖ４３，Ｖ５３が検知する・・・。 - 特許庁

A thermometer code conversion section 3 and an even/odd bit changeover section 4 divide the output level of a 1st digital signal generated from a quantizer 1 so as to be expressed as a sum of output levels of 2nd and 3rd digital signals which are each two halves of the output level of the 1st digital signal or integers close to them.例文帳に追加

サーモメータコード変換部３、偶奇ビット切換部４によって量子化器１の発生する第１デジタル信号の出力レベルを２等分またはそれに近い整数値の出力レベルの第２、第３デジタル信号の出力レベルの和で表されるように分割する。 - 特許庁

The sequence controller 30 sets the busy bit of a status register in the TFR 12, waits the passage of a device existence detection period TA on the side of the SATA bus, and then, sets a device non-existence code in the status register of the TFR 12 when the non-existence of the SATA device 4 is detected after the period TA elapses.例文帳に追加

シーケンスコントローラ３０は、ハードリセット後、ＴＦＲ１２のステータスレジスタのビジービットをセットして、ＳＡＴＡバス側でのデバイス存在検知期間ＴＡの経過をウェイトし、期間ＴＡが経過した後に、ＳＡＴＡデバイス４が非存在であることが検知された場合に、ＴＦＲ１２のステータスレジスタにデバイス非存在コードを設定する。 - 特許庁