「CMOS circuits」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a CMOS operational amplifier which has small offset drift and also does not need additional circuits.例文帳に追加

オフセットドリフトが小さく、かつ付加的回路を必要としないＣＭＯＳオペアンプを提供する。 - 特許庁

A delay insertion gate corrects data dependent delay distortion that is generated in CMOS flip-flop circuits.例文帳に追加

遅延挿入ゲートは、ＣＭＯＳフリップ−フロップ回路で生じたデータ依存遅延ひずみを補正する。 - 特許庁

Power source voltages are supplied to CR oscillation circuits 1, 2 comprising CMOS logic elements, from independent power source circuits 4, 11.例文帳に追加

ＣＭＯＳ論理素子からなるＣＲ発振回路１、２に対し、それぞれ独立した電源回路４、１１から電源電圧を供給する。 - 特許庁

Input/output circuits or protective circuits of a semiconductor device are composed of MOS transistors or CMOS transistors each having such structure.例文帳に追加

そして、このような構造のＭＯＳトランジスタあるいはＣＭＯＳトランジスタでもって、半導体装置の入出力回路あるいは保護回路が構成される。 - 特許庁

In the ring oscillator 22, two lines of a plurality of CMOS logical circuits (not shown) are disposed, and CMOS transistors of the one line among these two lines are disposed point-symmetric, with respect to the CMOS transistors of the other line.例文帳に追加

リングオシレータ部２２には、複数のＣＭＯＳ論理回路（図示せず）が２列に配置され、これらの２列のうちの一列のＣＭＯＳトランジスタは、他の一列のＣＭＯＳトランジスタと点対称に配置している。 - 特許庁

In the monitor 7, there are provided monitoring CMOS transistors 26a, 26b corresponding to each layout direction of the two lines of the CMOS logical circuits in the ring oscillator 22.例文帳に追加

モニタ部７では、リングオシレータ部２２における２列のＣＭＯＳ論理回路のそれぞれのレイアウト方向に対応したモニタ用ＣＭＯＳトランジスタ２６ａ, ２６ｂが設けられている。 - 特許庁

The full swing voltage output signal is suitable for use with CMOS circuits associated with the DRAM.例文帳に追加

フルスイングの電圧出力信号はＤＲＡＭと関連するＣＭＯＳ回路とともに使用するのに適している。 - 特許庁

The digital circuit 6 with the digital IC (IC1) 5 of a CMOS including an ceramic oscillator and 4 circuits of XOR logic circuits is arranged at the other side of the connector 3 with placing the coil 2 between the circuits 4 and 6.例文帳に追加

また、コイル２を挟んでコネクタ３と反対側には、セラミック発振子やＸＯＲの論理回路が４回路入ったＣＭＯＳのデジタルＩＣ（ＩＣ１）５を含むデジタル回路６が配置されている。 - 特許庁

Each of the clock driver circuits B1-B22 includes first inverter circuits INV1 and INV2 of a CMOS inverter circuit structure and an amplitude control circuit CT1.例文帳に追加

クロックドライバ回路Ｂ１〜Ｂ１１は、ともにＣＭＯＳインバータ回路構成の第１のインバータ回路ＩＮＶ１及びＩＮＶ２と、振幅制御回路ＣＴ１とで構成されている。 - 特許庁

An oscillator includes: an oscillation circuit for generating an oscillation signal; an amplifier circuit for amplifying the generated oscillation signal; and a plurality of CMOS buffer circuits connected in parallel with each other, input terminals of the CMOS buffer circuits are connected together, output terminals of the CMOS buffer circuits are connected together, and each CMOS buffer circuit buffers the amplified oscillation signal.例文帳に追加

発振信号を生成する発振回路と、前記生成された発振信号を増幅する増幅回路と、相互に並列接続された複数のＣＭＯＳバッファ回路であって、当該複数のＣＭＯＳバッファ回路の入力端が一つに接続されており、当該複数のＣＭＯＳバッファ回路の出力端が一つに接続されており、各ＣＭＯＳバッファ回路が前記増幅された発振信号をバッファリングする前記複数のＣＭＯＳバッファ回路と、を含む。 - 特許庁

The sensor panel 25 includes plural CMOS sensors 33 provided with signal output circuits on a substrate composed of a single crystal Si.例文帳に追加

センサパネル２５は、単結晶Ｓｉからなる基板に信号出力回路が設けられた複数枚のＣＭＯＳセンサ３３からなる。 - 特許庁

The noise fluctuations of substrate bias voltages between sources and wells for the PMOSs and the NMOSs for the CMOS circuits STC1, 2 and 3 are reduced.例文帳に追加

ＣＭＯＳ回路ＳＴＣ１、２、３のＰＭＯＳ、ＮＭＯＳのソース・ウェル間の基板バイアス電圧のノイズ変動が低減される。 - 特許庁

To improve the degree of integration of a memory LSI in which memory cells and the other peripheral circuits are composed of CMOS FETs (complementary metal oxide FETs).例文帳に追加

メモリセルとその他の周辺回路を共にＣＭＯＳＦＥＴで構成したメモリＬＳＩの集積度を向上させる。 - 特許庁

To activate circuits being in a stop state, in a short period of time while preventing malfunction of circuits being in an operating state, with respect to a CMOS integrated circuit to which MTCMOS technology is applied.例文帳に追加

ＭＴＣＭＯＳ技術が適用されるＣＭＯＳ集積回路において、動作状態にある回路が誤動作することを防止しながら、停止状態にある回路を短時間で起動する。 - 特許庁

The input circuit 300 has a CMOS inverter 20 of an input first stage, a CMOS inverter 30 of a next stage, an input protection circuit 10 and 1st and 2nd voltage application circuits 40, 50.例文帳に追加

入力回路３００は、入力初段のＣＭＯＳインバータ２０と次段のＣＭＯＳインバータ３０と、入力保護回路１０と、第一および第二の電圧供給回路４０，５０とを有する。 - 特許庁

In step S1, a CMOS integrated circuit is extracted as a reference IC from a group of CMOS integrated circuits to be selected (selected IC group), and the reference IC is excluded from the selected IC group.例文帳に追加

ステップＳ１では、選別されるＣＭＯＳ集積回路のグループ（被選別ＩＣ群）から１個のＣＭＯＳ集積回路を抽出して基準ＩＣとし、この基準ＩＣを被選別ＩＣ群から外す。 - 特許庁

On the power source side or ground side of a CMOS inverter 6 having a low threshold voltage, transistor circuits 11 and 12 for switching are provided for switching the supply of the power supply voltage to this CMOS inverter 6.例文帳に追加

低しきい電圧を有するＣＭＯＳインバータ６の電源側又は接地側に、このＣＭＯＳインバータ６への電源電圧の供給をスイッチングするためのスイッチング用トランジスタ回路１１，１２を設ける。 - 特許庁

When the plurality of CMOS output circuits simultaneously perform an output inversion operation, a current decided by the size of both load transistors is distributed to the plurality of the CMOS output circuits, the current flowing to one CMOS output circuit at the time is smaller than the current when only one CMOS output circuit performs an inversion operation and it reduces the through current in a transient response operation as a whole.例文帳に追加

複数のＣＭＯＳ出力回路が同時に出力反転動作すると、複数個のＣＭＯＳ出力回路には双方の負荷トランジスタのサイズで決まる電流が分配され、このとき一つのＣＭＯＳ出力回路に流れる電流は１個のＣＭＯＳ出力回路だけが反転動作するときの電流よりも小さく、これが、過渡応答動作時の貫通電流を全体として少なくする。 - 特許庁

The circuits have particular advantages in quadrature oscillators, and may be easily implemented using a widely available CMOS technology.例文帳に追加

回路は直交発振器において特に利点を有し、広く利用可能なＣＭＯＳ技術を用いて簡単に実施することができる。 - 特許庁

To provide a semiconductor device which includes two stages or more of highly-integrated fast CMOS inverter coupling circuits using SGTs.例文帳に追加

ＳＧＴを用いた高集積で高速な少なくとも２段以上のＣＭＯＳインバータ結合回路からなる半導体装置を提供する。 - 特許庁

In a 1st CMOS circuit and a 2nd CMOS circuit which are different in driving voltage on a TFT array substrate of the electrooptical device, N-channel type TFTs and P-channel type TFTs constituting the CMOS circuits, have 4-terminal structure equipped with a back gate for threshold voltage control.例文帳に追加

電気光学装置のＴＦＴアレイ基板において、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路では、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴを、しきい値電圧制御用のバックゲートを備えた４端子構造とする。 - 特許庁

A V-I converter is formed of a combination of two CMOS inverter circuits, each consisting of a CMOS, a voltage control means for variably controlling the source potential of one of MOS transistors forming a CMOS, a voltage shift means for adjusting the source potential of the other MOS transistor forming the CMOS so as to remove DC offset.例文帳に追加

ＣＭＯＳと、ＣＭＯＳを成す一方のＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するようにＣＭＯＳを成す他方のＭＯＳトランジスタのソース電位を調整する電圧シフト手段とから成るＣＭＯＳインバータ回路を２つ組み合わせることで、Ｖ−Ｉ変換器（電圧電流変換器）を構成する。 - 特許庁

This power source circuit stabilizes the voltages taken out from a power source through regulator circuits which are constituted of CMOS circuits and the like every voltage level and supplies the stabilized voltages to respective voltage input terminals of the driving circuit.例文帳に追加

電源から取り出された電圧を、各電圧レベルごとにＣＭＯＳ回路などで構成されたレギュレータ回路を通じて安定化し、駆動回路の各電圧入力端子に供給する。 - 特許庁

The circuit, and one or more peripheral support circuits, may be implemented in a monolithic substrate using, for example, conventional CMOS manufacturing processes.例文帳に追加

その回路及び一つ以上の周辺サポート回路はモノリシック基板に、例えば従来のＣＭＯＳ製造プロセスを使用して設けられてもよい。 - 特許庁

To prevent the deterioration of an output image resulting from variation of characteristics among individual ADC circuits in a CMOS image sensor of column ADC system.例文帳に追加

コラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、個々のコラムＡＤＣ回路間の特性のばらつきに起因する出力画像の劣化を防止する。 - 特許庁

To provide a method and apparatus for testing an image detection array such as a CMOS imager which has detection circuits arranged in rows and columns.例文帳に追加

行及び列をなして配列された検出回路を有するＣＭＯＳイメージャ等の画像検出回路アレイをテストするための方法及び装置を提供する。 - 特許庁

The CMOS circuits (7 to 11), resistor (13) and capacitor (12) are respectively provided in a semiconductor region 2 surrounded by the diffusion region 6 for contact.例文帳に追加

コンタクト用拡散領域６に囲まれた半導体領域２に、ＣＭＯＳ回路（７〜１１など）、抵抗（１３など）、容量（１２など）が設けられている。 - 特許庁

To reduce current consumption at the time of standby in a semiconductor integrated circuit M using a plurality of CMOS circuits Ci using minute MOS transistors.例文帳に追加

微細ＭＯＳトランジスタを用いた複数のＣＭＯＳ回路Ｃｉを用いた半導体集積回路Ｍにおいて待機時の消費電流を低減する。 - 特許庁

A switch (SW) control circuit 12 controls a combination of output circuits which are activated among the output circuits according to an on- resistance of a CMOS inverter circuit of an output circuit to be simulated by a resistance 14.例文帳に追加

複数の出力回路のうちで能動化する出力回路の組合わせは、抵抗１４でシミュレーションする出力回路のＣＭＯＳインバータ回路のオン抵抗に基づいてＳＷ制御回路１２が制御する。 - 特許庁

This test apparatus is provided with a test circuit 20 for freely short-circuiting output terminals 30A and 30B of inverter circuits 11 and 12, which are constituted, in such a way as to include CMOS circuits, and inputting signals of exclusive logic values to the inverter circuits 11 and 12 of which the output terminals 30A and 30B are in a short-circuited state.例文帳に追加

ＣＭＯＳ回路を含んで構成されたインバータ回路１１、１２の出力端子３０Ａ、３０Ｂを短絡自在とし、かつ、出力端子３０Ａ、３０Ｂが短絡状態にあるインバータ回路１１、１２に対して排他的な論理値の信号を入力するテスト回路２０を備える。 - 特許庁

Also, between the basic circuits comprising the two sets of CMOS inverters, the off-leakage currents of the inverters are made unsymmetrical to cut down the leakage current of the SRAM device which is generated in its waiting time, while securing the large cell-current of one of the two sets of CMOS inverters.例文帳に追加

また、２組のＣＭＯＳインバータからなる基本回路間でインバータのオフリーク電流の大きさを非対称にすることにより、一方の組で大きいセル電流を確保しつつ、当該ＳＲＡＭにおける待機時のリーク電流を削減する。 - 特許庁

A plurality of transistors are connected to sources of n-channel MOS transistors of the (M+1)th to the N-th CMOS inverter circuits at a post-stage side of the delay circuit.例文帳に追加

複数のトランジスタは、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続されている。 - 特許庁

Both early mode and late mode timings are included, both combinational and sequential circuits are handled, a static CMOS logic circuit in addition to a dynamic logic circuit family is made adaptable.例文帳に追加

早モードのタイミングと遅モードのタイミングが含まれ、組合せ回路と順序回路が扱われ、ダイナミック論理回路ファミリに加えて、スタティックＣＭＯＳ論理回路にも対応する。 - 特許庁

Therefore, the threshold voltage of n-channel TFTs and p-channel TFTs can be made different between CMOS circuits of different driving voltages.例文帳に追加

従って、異なる駆動電圧のＣＭＯＳ回路の間において、Ｎチャネル型ＴＦＴ同士、Ｐチャネル型ＴＦＴ同士のしきい値電圧を相違させることができる。 - 特許庁

An additional PMOS Qp4 and an additional NMOS Qn4 for an additional capacity circuit CC1 are manufactured by the same manufacturing process as PMOSs and NMOSs for CMOS circuits STC1, 2 and 3.例文帳に追加

付加容量回路ＣＣ１の付加ＰＭＯＳＱｐ４、付加ＮＭＯＳＱｎ４は、ＣＭＯＳ回路ＳＴＣ１、２、３のＰＭＯＳ、ＮＭＯＳと同一製造プロセスで製造される。 - 特許庁

Also, between the basic circuits comprising the two sets of CMOS inverters, the off-leakage currents of the inverters are made unsymmetrical to cut down the leakage current of the SRAM device which is generated in its waiting time, while securing the large cell-current of one of the two sets of CMOS inverters.例文帳に追加

また、２組のＣＭＯＳインバータからなる基本回路間でインバータののオフリーク電流の大きさを非対称にすることにより、一方の組で大きいセル電流を確保しつつ、当該ＳＲＡＭにおける待機時のリーク電流を削減することができる。 - 特許庁

The selected voltage is applied to the well of a CMOS transistor in clock timing adjustment circuits CTA1-CTA3, whereby the delay time of timing of a clock inputted is adjusted.例文帳に追加

クロックタイミング調整回路ＣＴＡ１〜ＣＴＡ３におけるＣＭＯＳトランジスタのウエルに選択された電圧を印加することで、入力されるクロックのタイミングの遅延時間を調整する。 - 特許庁

By using such a waveform equalization scheme, power consumption can be reduced due to simplification in circuit configuration, and further, CMOS circuits can keep the power small.例文帳に追加

このような波形等化方式を用いることで、回路構成の簡素化に伴う低消費電力化が可能となり、また、ＣＭＯＳ回路により電力を小さく抑えることもできる。 - 特許庁

At least one transistor (MPX) is connected between a plurality of word line driving factor circuits configured using CMOS inverters (MP0, MN0 and the like) and a power source potential (Vcc).例文帳に追加

ＣＭＯＳインバータ（ＭＰ０とＭＮ０等）を用いて構成される複数のワード線駆動用要素回路と電源電位（Ｖｃｃ）との間に、少なくとも一つのトランジスタ（ＭＰＸ）を接続する。 - 特許庁

A second source line connected with the sources of the second conductivity type MOSFETs constituting the first and second CMOS inverter circuits is connected with a second power line corresponding to it.例文帳に追加

上記第１及び第２ＣＭＯＳインバータ回路を構成する第２導電型ＭＯＳＦＥＴのソースが接続された第２ソース線は、それに対応した上記第２電源線と接続する。 - 特許庁

To provide a CMOS semiconductor integrated circuit, wherein the pattern of the periphery portion of the chip has been improved and the physical size of a chip has been reduced, with reference to the CMOS semiconductor integrated circuit having an output protection area in the periphery portion and an output protection pattern disposed by a guard ring between the protection area and internal circuits.例文帳に追加

チップの外周部に出力保護領域を有し、内部回路との間にガードリングによる出力保護パターンが設けられたＣＭＯＳ半導体集積回路において、周辺部のパターンを改善し、チップサイズを縮小したＣＭＯＳ集積回路を提供する。 - 特許庁

The current supply capability of each load MOS transistor is equal to or more than the current supply capability of one CMOS output circuit and is set smaller than the total current supply ability of all the CMOS output circuits sharing both load MOS transistors.例文帳に追加

双方の負荷ＭＯＳトランジスタの電流供給能力は、1個のＣＭＯＳ出力回路の電流供給能力以上であって、双方の負荷ＭＯＳトランジスタを共有する全てのＣＭＯＳ出力回路の合計電流供給能力よりも小さく設定されている。 - 特許庁

To provide a semiconductor device which reduces the MOS transistor's characteristic variations caused by the impact ionization phenomenon found in the high-accuracy power management semiconductor device or analog semiconductor device with integrated MOS transistors such as CMOS semiconductor integrated circuits, and assures stable electrical characteristics.例文帳に追加

CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置におけるインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、安定した電気的特性を得ることを特徴とする半導体装置を提供することを目的とする。 - 特許庁

A transistor connected between a CMOS inverter of the inverter circuits 14a and 14b and ground potential changes channel resistance according to the comparison results at the comparator 30, changes bias potential voltage of the output end of the CMOS inverter, and carries out feedback control for feeding the offset potential voltage towards the V_CT.例文帳に追加

インバータ回路１４ａ，１４ｂのＣＭＯＳインバータと接地電位との間に接続されたトランジスタは、比較器３０での比較結果に応じてチャネル抵抗を変化させ、ＣＭＯＳインバータの出力端のバイアス電位を変化させ、オフセット電位をＶ_ＣＴへ向けてフィードバック制御する。 - 特許庁

The D flip-flop consists of series connection of two clocked CMOS inverters and 2-input 2-output clocked CMOS inverters in place of two clocked CMOS static latch circuits each consisting of a MOS inverter, which is simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other.例文帳に追加

Ｄフリップフロップは、２つのクロックドＣＭＯＳインバータと１つのＭＯＳインバータとによりなるクロックドＣＭＯＳスタティックラッチ回路を２つ直列に接続したＤフリップフロップにおいて、互いに逆相関係にある２相クロックパルスに同期して同時にＯＮ／ＯＦＦするクロックドＣＭＯＳインバータどうしを、それぞれ、２入力２出力クロックドＣＭＯＳインバータと置換してなるものである。 - 特許庁