「Cache memory」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

To provide a memory cache system managed so as to improve a performance in a multiprocessor environment.例文帳に追加

マルチプロセッサ環境において、性能を改善するように管理されたメモリ・キャッシュ・システムを提供する。 - 特許庁

The computing system has cached computer memory coupled to a processor, and a processor cache coupled to the processor.例文帳に追加

プロセッサに接続されたキャッシュ付きコンピュータ・メモリと、そのプロセッサに接続されたプロセッサ・キャッシュとを有する。 - 特許庁

To efficiently hold data in respective cache memories by holding data which are common to a high-order and a low-order cache memory or decreasing the number of pieces of data held in the high-order and low-order cache memories in common.例文帳に追加

上位および下位のキャッシュメモリに共通のデータを保持しない、あるいは、上位および下位のキャッシュメモリに共通に保持されるデータを少なくすることで、それぞれのキャッシュメモリに効率良くデータを保持する。 - 特許庁

A cache management module 33 receives a writing request accompanied with start of commit processing or check point processing from an NAS (Network Attached Storage) controller 10 and stores requested data on the cache block of a cache memory 32.例文帳に追加

キャッシュ管理モジュール３３は、ＮＡＳコントローラ１０からのコミット処理またはチェックポイント処理の開始に伴う書き込み要求を受けて、要求されたデータをキャッシュメモリ３２上のキャッシュブロックに格納する。 - 特許庁

A storage has a first cache area 41 temporarily storing one page data read from a flash memory 2, and a second cache area 42 to which the data of the first cache area are transferred.例文帳に追加

記憶部は、フラッシュメモリ２から読み出された１ページ分のデータを一時的に記憶する第１のキャッシュ領域４１と、第１のキャッシュ領域のデータが転送される第２のキャッシュ領域４２とを有している。 - 特許庁

When data that is read from the remote memory and stored in an L2 cache 304 is evacuated by replacement processing, the evacuated data is stored in a tertiary cache that is virtually provided in a low rank of the L2 cache 304.例文帳に追加

リモートメモリから読み出してＬ２キャッシュ３０４に記憶されているデータがリプレース処理によって追い出された場合、その追い出されたデータを、Ｌ２キャッシュ３０４の下位に仮想的に設けた３次キャッシュに記憶する。 - 特許庁

The cache control device 101 includes a cache distribution control unit 40 which allocates a plurality of ways 51 included in a cache memory 50 to a plurality of tasks to be executed by a plurality of processors 10 and 11.例文帳に追加

本発明のキャッシュ制御装置１０１は、キャッシュメモリ５０に含まれる複数のウェイ５１を、複数のプロセッサ１０及び１１により実行される複数のタスクに割り当てるキャッシュ配分制御部４０を備える。 - 特許庁

Cache memories 3-1 to 3-n are provided in cache memory devices 2 attached to respective processors 1 of the parallel computer and different consistency management systems are assigned to the respective cache memories 3-1 to 3-n.例文帳に追加

並列計算機の各プロセッサ１に付随するキャッシュメモリ装置２内に複数のキャッシュメモリ３−１〜３−ｎを設け、それぞれのキャッシュメモリ３−１〜３−ｎにそれぞれ別の一貫性管理方式を割り当てる。 - 特許庁

A host computer 30 has a plotting data formation part 31, a download cache management part 32 for managing the download cache area in the cache memory 13 of the printer 10 and a download vacant area, and a printer driver 33.例文帳に追加

ホストコンピュータ３０は、描画データ作成部３１と、プリンタ１０のキャッシュメモリ１３内のダウンロードキャッシュ領域及びダウンロード空き領域を管理するダウンロードキャッシュ管理部３２と、プリンタドライバ３３とを備える。 - 特許庁

To provide an information processor having a memory copy function for copying the contents of a main memory from a memory module being the origin of copy to a memory module being the destination of copy by a hot plug by using the characteristics of a cache memory in a write-back system.例文帳に追加

ライトバック方式のキャッシュメモリの特性を利用して、ホットプラグにより、メインメモリの複写元のメモリモジュールから複写先のメモリモジュールへ内容を複写するメモリコピー機能を備えた情報処理装置を提供する。 - 特許庁

A circuit to be used for tag information and hit judgment, etc., are abolished in the cache memory 120 and a storage area display register 110 to indicate an area of a main memory 150 currently stored in the cache memory 120 is provided in a microprocessor 100 instead of the circuit.例文帳に追加

キャッシュメモリ１２０にはタグ情報やヒット判定などに使用する回路を廃止し，代わりにマイクロプロセッサ１００に，現在キャッシュメモリ１２０内に格納されているメインメモリ１５０の領域を示す格納領域表示レジスタ１１０を設ける。 - 特許庁

A storage system comprises a plurality of kinds of packages, such as channel adapters 20, cache switches 30, disk adapters 40, basic memory board parts 50, a shared memory 52, cache memories 55, 62, memory board extensions 60, and disk drives 210, 220.例文帳に追加

記憶装置システムは、各チャネルアダプタ２０、各キャッシュスイッチ３０、各ディスクアダプタ４０、各メモリボード基本部５０、共有メモリ５２、キャッシュメモリ５５，６２、各メモリボード増設部６０、各ディスクドライブ２１０，２２０のように、複数種類のパッケージから構成される。 - 特許庁

To provide a cache memory control technology for improving through- put by reducing any unnecessary data transfer between a main memory and a cache memory, and reducing power consumption accompanying the data transfer, and relaxing the congestion of paths of the data transfer.例文帳に追加

主記憶装置とキャッシュメモリとの間の不要なデータ転送を削減して、データ転送に伴う電力消費を削減し、データ転送の経路の混雑を緩和してスループットを向上させることができるキャッシュメモリ制御技術を提供する。 - 特許庁

A simulation device 200 receives memory access requests to be received by an external cache memory 400 arranged on the outside of a processor, selects an optional request out of the memory access requests and simulates the operation of the selected request by previously stored and set cache constitution.例文帳に追加

模倣装置２００は、プロセッサ外部にある外部キャッシュメモリ４００が受けるメモリアクセス要求を受け、そのメモリアクセス要求の内任意の要求を選別し、選別した要求を予め保存し設定されたキャッシュ構成で動作を模倣する。 - 特許庁

To provide a semiconductor memory with a cache memory in which increase in ship size can be suppressed while degradation of relieving efficiency is suppressed.例文帳に追加

救済効率の低下を抑制しつつ、チップサイズの増加をも抑制することが可能なキャッシュメモリ付きの半導体メモリを提供すること。 - 特許庁

This semiconductor storage device is a two way set associative cache memory constituted of a DRAM in which memory cell arrays Way0 and Way1 are provided.例文帳に追加

半導体記憶装置は、メモリセルアレイＷａｙ０及びＷａｙ１が設けられたＤＲＡＭから構成される２ウェイセットアソシアティブキャッシュメモリである。 - 特許庁

Thus, the occurrence of data exchange between the cache memory device 6 and the main memory 8 is decreased and processing efficiency in communication control is improved.例文帳に追加

これにより、キャッシュメモリ装置６とメインメモリ８との間のデータの入れ替え発生が減少し通信制御の処理効率が向上する。 - 特許庁

To enable memory access in real time without damaging the real time debug property and the equivalence of a debug object system in a processor including a cache memory.例文帳に追加

キャッシュメモリ内蔵プロセッサにおいて、リアルタイムデバッグ性及びデバッグ対象システムの等価性を損なわずにリアルタイムメモリアクセスを可能にする。 - 特許庁

In this embodiment, a processor can write data to the cache or other fast memory without writing it also to the main memory.例文帳に追加

本発明の実施形態においては、プロセッサは、データを、メイン・メモリにも書き込むことなく、キャッシュ又は他の高速メモリに書き込むことができる。 - 特許庁

The instruction processing circuit 30 outputs a fill request to an external memory 50 according to the cache error information, and an external memory 50 outputs fill data.例文帳に追加

命令処理回路３０は、キャッシュミス情報により、外部メモリ５０にフィル要求を出力し、外部メモリ５０は、フィルデータを出力する。 - 特許庁

The memory address buffer element includes one or more ways that are operable to store one or more of the data segments that may be retrieved from the cache memory.例文帳に追加

メモリアドレスバッファ要素は１以上のウエイを含み、ウエイはキャッシュメモリから抽出された１以上のデータセグメントを格納するように動作する。 - 特許庁

To increase the total capacity of a cache memory on a memory board during the operation of an array device without reducing the redundancy of the array device.例文帳に追加

アレイ装置の冗長性を減少させることなく、アレイ装置の運用中においてメモリボード上のキャッシュメモリの総容量を大きくする。 - 特許庁

The frame memory 5 reads data of a predicted macro block stored in the received address and allows a prediction buffer 7b of a cache memory 7 to store the data.例文帳に追加

フレームメモリ５は、入力されたアドレスに記憶されている予測マクロブロックのデータを読み出し、キャッシュメモリ７の予測バッファ７ｂに記憶させる。 - 特許庁

Data of the prediction macro block are transferred to a prediction buffer 7b of the cache memory 7 for each line in the order of addresses of the frame memory 5 and stored.例文帳に追加

予測マクロブロックのデータは、フレームメモリ５のアドレスの順番に、１ライン毎に、キャッシュメモリ７の予測バッファ７ｂに転送され、記憶される。 - 特許庁

The subfield (SF) coding circuit 32 includes an SF coding cache memory 41, a look up table (LUT) memory 42, and an SF coding controller 43.例文帳に追加

サブフィールド（ＳＦ）コーディング回路３２は、ＳＦコーディングキャッシュメモリ４１、ルックアップテーブル（ＬＵＴ）メモリ４２、ＳＦコーディング制御部４３を具備する。 - 特許庁

A cache memory device for storing cache data by a set-associative method comprises a profiler for analyzing instructions executed by a CPU to generate profile information (live/dead) representing the possibility that data stored in each cache line will be referred to again, and a cache line selection part for, upon a cache miss, determining a cache line to be replaced according to the profile information.例文帳に追加

セット・アソシアティブ方式でキャッシュデータを格納するキャッシュメモリ装置であって、ＣＰＵにて実行される命令を分析して、各キャッシュラインに格納されたデータが再参照される可能性を示すプロファイル情報（ライブ／デッド）を生成するプロファイラと、キャッシュミスが発生した際に、前記プロファイル情報に基づいて、入れ替え（リプレース）対象のキャッシュラインを決定するキャッシュライン選択部と、を備える。 - 特許庁

A coherency maintenance processing part 260a retrieves, upon receiving a memory access request from the first-level cache control part 220, the corresponding second-level cache tag, transfers data requested by a processor to a first-level cache, and maintains the coherency between the first-level cache control part 220 and a second-level cache control part based on the registration information recorded in the second-level cache.例文帳に追加

そして、コヒーレンシ維持処理部２６０ａは、第１レベルキャッシュ制御部２２０からメモリアクセス要求を受けた場合に、該当する第２レベルキャッシュタグを検索し、プロセッサの要求するデータを第１レベルキャッシュに転送すると共に、第２レベルキャッシュに記録された登録情報を基にして、第１レベルキャッシュ制御部２２０および第２レベルキャッシュ制御部間のコヒーレンシを維持する。 - 特許庁

Since the cache memory device 6 has a function for allocating only the data with the attribute bit of '1' to a cache part, a hit rate to access from a CPU 3 is remarkably improved.例文帳に追加

キャッシュメモリ装置６は、属性ビットが“１”のデータのみをキャッシュ部にアロケートする機能を有するので、ＣＰＵ３からのアクセスに対するヒット率が大幅に向上する。 - 特許庁

To prevent a halt of a CPU in a cache controller for controlling data writing from a plurality of channel adapters to a cache memory, and reduce a processing load on the CPU.例文帳に追加

複数のチャネルアダプタからキャッシュメモリへのデータの書き込みを制御するキャッシュコントローラ内のＣＰＵの停止を防止するとともに、このＣＰＵの処理負荷を低減すること。 - 特許庁

A disk control device is connected to the disk device and the central processing unit and provided with the cache memory with a physical region on the disk device set to a cache control unit.例文帳に追加

ディスク制御装置はディスク装置と中央処理装置に接続され、かつ、ディスク装置上のある物理領域をキャッシュ管理単位とするキャッシュメモリを有する。 - 特許庁

To reduce an overhead due to a cache mistake when data of high capacity are cached and also to reduce a data size of information which shows existence of the cache to be managed by an internal memory.例文帳に追加

大容量なデータをキャッシュする際に、キャッシュミスによるオーバーヘッドを低減するとともに、内部メモリで管理するキャッシュの有無を示す情報のデータサイズを低減する。 - 特許庁

To improve replacement of cache lines in a cache memory to prevent the occurrence of a possibility of needed data being unavailable causing a long latency to obtain the data.例文帳に追加

キャッシュメモリにおけるキャッシュラインの置き換えを改善し、必要とするデータが利用不可能となる可能性が生じ、データの取得に長いレイテンシが生じるのを防ぐ。 - 特許庁

To provide a cache coherency abnormality detecting device for detecting access to a memory area having the possibility that abnormality occurs in cache coherency in a simulator.例文帳に追加

シミュレータにおいて、キャッシュの一貫性に異常が発生する可能性のあるメモリ領域へのアクセスを検出するキャッシュ一貫性異常検出装置を提供すること。 - 特許庁

To flexibly optimize printer cache memories in a print environment wherein printers are different in memory capacity, storing speed, cache capacity, processor speed, and other system parameters.例文帳に追加

メモリ容量、記憶速度、キャッシュ容量、プロセッサ速度及びその他のシステムパラメータがプリンタ間で異なる印刷環境において、印刷キャッシュメモリの最適化を柔軟に行う。 - 特許庁

A non-volatile memory location in the disk drive is utilized to store data residing in the write-cache 100 upon receiving a flush-cache command from a host computer.例文帳に追加

ディスクドライブ内の不揮発性記憶域は、ホストコンピュータからのフラッシュキャッシュコマンドの受信に伴い、書込キャッシュ１００内にあるデータを保存するために利用される。 - 特許庁

In the case of DMA transfer, a cache controller 2 discriminates whether the latest data (dirty date) of a transfer source area stored in a memory 3 are held in a cache or not.例文帳に追加

ＤＭＡ転送の際に、キャッシュコントローラ２は、メモリ３に記憶された転送元領域の最新データ（ダーティ・データ）がキャッシュに保持されているかどうかを判定する。 - 特許庁

To provide a debugging device for a processor incorporating a cache memory of high real-time debugging property, which is free from the restriction of a cache hitting ratio computable period due to the overflow of a counter.例文帳に追加

カウンタのオーバーフローによるキャッシュヒット率算出可能期間の制約の無い、リアルタイムデバッグ性の高いキャッシュメモリ内蔵プロセッサのデバッグ装置を提供する。 - 特許庁

When the sense amplifier cache function of DRAM macro is used as a secondary cache memory, necessity of conducting nondistructive writing is not required because data control is conducted in terms of a word line unit.例文帳に追加

ＤＲＡＭマクロのセンスアンプキャッシュ機能を２次キャッシュメモリとして用いる場合、データの管理はワード線単位で行われるから、非破壊書き込みを行う必然性はない。 - 特許庁

In the case of control, concerning a computer system, a most preferential process can preferentially use the cache by considering the quantity of the cache memory, a constitution system and the priority of the process.例文帳に追加

調整においてはキャッシュメモリの量、構成方式、プロセスの優先度を勘案して、高優先プロセスが優先的にキャッシュを使用できるようにしたコンピュータシステム。 - 特許庁

If an unresolved branch exists in the unsettled line M, the line M+1 being predictive is prefetched not from the main memory but from the L2 cache to the L1 instruction cache.例文帳に追加

未決のラインＭにおいて未解決のブランチが存在する場合、ラインＭ＋１は予測的であり、メイン・メモリからではなく、Ｌ２キャッシュからＬ１命令キャッシュにプリフェッチされる。 - 特許庁

By using position information of a memory for update of the cache copy tag at cache replace time, probability of a hit at the copy tag when accessed again from the own node is increased.例文帳に追加

また、キャッシュリプレース時のキャッシュコピータグの更新にメモリの位置情報を利用することで、自ノードから再アクセスされた場合にコピータグにヒットする確率を上げる。 - 特許庁

The trace field designates the vector of a path, and the cache level field designates the level of a cache memory, and the flash field indicates whether or not all the preceding operations should be abandoned.例文帳に追加

トレースフィールドはパスのベクトルを、キャッシュレベルフィールドはキャッシュメモリのレベルをそれぞれ指定し、フラッシュフィールドは総ての先行するオペレーションが破棄されるべきか否かを示す。 - 特許庁

As to a read cache area 60, the memory management information 56 is similarly changed so that read cache area 60 is cyclically shifted in units of sector size or in units of word.例文帳に追加

リードキャッシュ領域６０についても、同様に、セクタサイズ単位またはワード単位ずつドキャッシュ領域６０を巡回させるようにメモリ管理情報５６を変更する。 - 特許庁

To reduce the quantity of data transfer between a main memory and a cache memory and to reduce overhead due to the use of an external bus when registers are continuously retreated/restored to/from a stack area in a microprocessor loaded with a cache mechanism.例文帳に追加

キャッシュ機構を実装したマイクロプロセッサにおいて、スタック領域への連続的なレジスタ待避・復帰時の、主メモリとキャッシュメモリ間のデータ転送量を削減し、外部バス使用によるオーバヘッドを減少する。 - 特許庁

Even if a start address of the transfer data deviates from a 32-bit boundary position of the cache memory 3, only one instruction is required to instruct the data transfer from the cache memory 3 to the long register 4, so that the number of instructions can be reduced.例文帳に追加

転送データの開始アドレスがキャッシュメモリ３の３２ビット境界位置からずれていても、わずか１命令で、キャッシュメモリ３から長レジスタ４へのデータ転送を指示でき、命令数の削減が図れる。 - 特許庁