「Core memory」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The memory controller core part 1300 is provided with a controller internal system bus 1310 for a system bus interface that should correspond to the optional number of memory interfaces as well as a command control part 1320.例文帳に追加

また、メモリコントローラコア部１３００には、コマンド制御部１３２０の他に、任意の個数のメモリインターフェースに対応すべくシステムバスインターフェース用のコントローラ内部システムバス１３１０を設ける。 - 特許庁

In an information processor, both a DMAC 30 and a CPU core 10 perform input and output of data through a cache memory 40 at the time of access to a main memory 60.例文帳に追加

情報処理装置においては、メインメモリ６０にアクセスする場合に、ＤＭＡＣ３０およびＣＰＵコア１０の双方が、キャッシュメモリ４０を介してデータの入出力を行う。 - 特許庁

When the power supply from a power 151 to the core 112 is halted, the shield circuit 113 retains the electric potential of the memory control signal 114 at a constant value, generating a memory control signal 115.例文帳に追加

電源１５１からコア１１２への電源供給の停止時には、シールド回路１１３は前記メモリ制御信号１１４の電位を一定値に保持し、メモリ制御信号１１５とする。 - 特許庁

The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.例文帳に追加

ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁

The selecting circuit 107 connects the memory core 106-2 to the interface circuit 105-2, and selectively connects the memory core 106-1 to the interface circuit 105-1 or the interface circuit 105-2 based on setting information from the outside.例文帳に追加

選択回路１０７は、メモリコア１０６−２をインターフェイス回路１０５−２に接続し、メモリコア１０６−１を外部からの設定情報に基づいてインターフェイス回路１０５−１又はインターフェイス回路１０５−２に選択的に接続することを特徴とする。 - 特許庁

On the circuit formation surface of a semiconductor chip 20, a CPU core 1, a DSP core 2, an analog circuit 3, an analog/digital conversion circuit 4, a memory (ROM/RAM) 5, and a logic circuit 6 are subjected to divisional formation.例文帳に追加

半導体チップ２０の回路形成面に、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３と、アナログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロジック回路６とを分割形成する。 - 特許庁

In a control LSI 12, a CPU core 21 which executes a program and an internal bus 27 to be used for the core 21 to perform access to a memory space are integrated on the same semiconductor substrate.例文帳に追加

制御ＬＳＩ１２には、プログラムを実行するＣＰＵコア２１及びＣＰＵコア２１がメモリ空間をアクセスする際に使用する内部バス２７が同一の半導体基板上に集積されている。 - 特許庁

A core control circuit outputs an operation control signal to memory core in order to perform refresh operation, responding to an internal refreshment request from a refreshment request generation circuit and an external refreshment request.例文帳に追加

コア制御回路は、リフレッシュ要求生成回路からの内部リフレッシュ要求と外部リフレッシュ要求とに応答して、リフレッシュ動作を実行するためにメモリコアに動作制御信号を出力する。 - 特許庁

The memory section of a luminescent tag 30 stores the cable identifier to uniquely identify the optical fiber core wire 100 to which the luminescent tag 30 is attached.例文帳に追加

発光タグ３０の記憶部は、取り付けられている光ファイバ心線１００を一意に特定するケーブル識別子を記憶する。 - 特許庁

In the present invention, data stored in a secure domain of a memory is accessible only when the processor core is executed in the secure domain.例文帳に追加

本願発明においてメモリのセキュアドメイン内に格納されたデータは、プロセッサコアがセキュアドメインの中で実行時にのみアクセス可能である。 - 特許庁

An address space 200C of a memory core 22 has an information storage area 201, a code area 202, and a non-writing area 203.例文帳に追加

メモリコア２２のアドレス空間２００Ｃは、情報格納領域２０１と、コード領域２０２と、非書き込み領域２０３とを有している。 - 特許庁

This termination may be accompanied by creation of a core file that contains the current memory image of the process for use in postmortem debugging. 例文帳に追加

このような場合の終了は、事後のデバッグに使用できるようにその時のプロセスのメモリイメージを含んだコアファイルの生成を伴います。 - FreeBSD

In a 1st mode, a command decoding circuit 131 performs decoding processing, and data outputted from the memory core part 11 are not scrambled.例文帳に追加

第１モードでは、コマンド復号回路１３１において復号処理が行われ、メモリコア部１１から出力されるデータはスクランブルされない。 - 特許庁

Each has been recast in a form suitable for Python. The module standardizes a core set of fast, memory efficient tools that are useful by themselves or in combination.例文帳に追加

このモジュールは、高速でメモリ効率に優れ、単独でも組み合わせても使用することのできるツールを標準化したものです。 - Python

In the composite device for incorporating flash memory and CPU core chips 20 and 30 into one package, a CPU core 40 controls an I/O control circuit 34 to a signal connection state when the evaluation test is made, thus facilitating the evaluation test for the address and data of the flash memory and CPU core chips 20 and 30 that are laminated in the package.例文帳に追加

フラッシュメモリチップ２０およびＣＰＵコアチップ３０を１つのパッケージに内蔵する複合デバイスにおいて、評価テスト時には、ＣＰＵコア４０が入出力制御回路３４を信号接続状態に制御するので、パッケージ内に積層されたフラッシュメモリチップ２０およびＣＰＵコアチップ３０のアドレスやデータの評価テストが容易である。 - 特許庁

To provide a circuit for testing cores for which requires fewer development man-hours the rise of cost is suppressed, and which easily copes with version-up of the core by the updating an instruction set held by an instruction memory inside a core without adding the correction to the inside of a core.例文帳に追加

開発工数が少なくて済み、コストを抑えることができるとともに、コア内部に修正を加える必要がなく、コア内部の命令メモリが保持する命令セットを更新してコアのバージョンアップを行う際の対処が容易であるコアテスト回路を提供する。 - 特許庁

This circuit is provided with at least one pair of memory core which has plural memory cells consisting of capacitors and in which the same data is written, a refresh generating circuit, a refresh control circuit, and read- out control circuit.例文帳に追加

キャパシタからなる複数のメモリセルを有し、同一のデータが書き込まれる少なくとも一対のメモリコアと、リフレッシュ発生回路と、リフレッシュ制御回路と、読み出し制御回路とを備えている。 - 特許庁

In the semiconductor memory chip (1), a frame decoder (3) for decoding the signal frames is arranged at a poststage of a receiving interface device (2), and an intermediate storage apparatus (4) is arranged between the frame decoder and a memory core (5).例文帳に追加

上記半導体メモリチップ（１）では、信号フレームを復号するフレームデコーダ（３）が受信インターフェースデバイス（２）の後段に配置され、上記フレームデコーダとメモリコア（５）間には中間記憶装置（４）が配置される。 - 特許庁

The CNC 2 is composed of a CPU 21 and a memory 22 as core and in the memory 22, a start condition information card and a continuation condition information card are stored as a matrix-shaped data set.例文帳に追加

ＣＮＣ２は、ＣＰＵ２１およびメモリ２２を中核として構成されており、メモリ２２には、起動条件情報カードおよび継続条件情報カードが、マトリックス状データセットとして格納されている。 - 特許庁

Meanwhile, the trace memory part 42 regularly monitors a trace memory 43 for free space, and gives, before the free space is used up, an instruction to a debug module control part 41 to stop the operation of a processor core 20.例文帳に追加

一方、トレースメモリ制御部４２は、トレースメモリ４３の空き領域を常に監視し、空き領域がなくなる前に、デバッグモジュール制御部４１に、プロセッサコア２０の動作を停止させるための指示を出す。 - 特許庁

When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.例文帳に追加

又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁

This system includes: a memory file 132, which includes an entry 220 configured to store a first addressing pattern 206 and a first tag 208; and an execution core 124 coupled to the memory file.例文帳に追加

第１アドレッシングパターン（２０６）および第１タグ（２０８）を記憶するように構成されたエントリ（２２０）を含むメモリファイル（１３２）と、前記メモリファイルに結合される実行コア（１２４）とを含むシステムである。 - 特許庁

A semiconductor memory performs the burst operation by generating internally the request signal of refresh operations and is constituted so as to change column addresses and row addresses for accessing a memory core 24 during the burst operation.例文帳に追加

リフレッシュ動作の要求信号を内部発生し、バースト動作を行う半導体記憶装置であって、該バースト動作中にメモリコア２４にアクセスするコラムアドレスおよびロウアドレスを変化させるように構成する。 - 特許庁

In the multiprocessing system including a plurality of processor cores operated based on coherent multiprocessing, each core includes a cache memory for storing local copies of data values in a coherent memory area.例文帳に追加

コヒーレント多重処理に基づいて動作する複数のプロセッサコアを含む多重処理システムにおいて、それぞれのコアはコヒーレントメモリ領域内のデータ値のローカルコピーを格納するキャッシュメモリを含んでいる。 - 特許庁

To facilitate programming by fixing a combination of a processor core and a data memory from the beginning to the end of a pipeline and to suppress an increase in circuit scale by independently controlling processor core and data memory state transition.例文帳に追加

本発明は、パイプラインの最初から最後までプロセッサコアとデータメモリの組み合わせを固定してプログラミングの容易化を図り、プロセッサコアとデータメモリ状態遷移を独立に制御して回路規模の増大の抑制化を図るパイプラインプロセッサ及びマルチプロセッサコアのパイプライン制御方法を提供することを課題とする。 - 特許庁

Further, in case of power down, a sense amplifier 29 for the specified core memory cell is disconnected from a master latch circuit 112, and that amplifier is connected to a slave latch circuit 114 for the purpose of guaranteeing data sensed by the core memory during a read operation and applies a preceding sense amplifier output to an I/O buffer 116.例文帳に追加

さらにパワーダウンでは特定のコアメモリセルのためのセンスアンプ２９はマスタラッチ回路１１２から切断され、それは読出動作中にコアメモリでセンスされたデータを保証するためにスレーブラッチ回路１１４に接続され前のセンスアンプ出力をＩ／Ｏバッファ１１６に与える。 - 特許庁

The semiconductor device 1 includes a nonvolatile memory core 10 including a nonvolatile memory, and a switch 20 for switching a power supply mode for supplying power to the nonvolatile memory core 10 between a first mode in which power is supplied from an external power supply and a second mode in which power is supplied from an accumulation device 31 used as a back-up power supply.例文帳に追加

半導体装置１は、不揮発性メモリを含む不揮発性メモリコア１０と、不揮発性メモリコア１０への電力供給のモードを、外部電源から電力供給を行う第１モードと、バックアップ電源として用いられる蓄電デバイス３１から電力供給を行う第２モードとで切り替えるスイッチ２０とを備えている。 - 特許庁

In the other embodiment, a manufacture of the packed crown-shaped memory cell 100 according to this invention includes the steps of forming a memory node contact body (memory cell plug), forming the side wall of a memory cell, etching crown-type polysilicon again to form a separated memory cell and to electrically separate the memory cell, and removing core oxide (PSG).例文帳に追加

また別の実施例では、本発明による充填された王冠型メモリ・セルを製造する方法は下記の段階、すなわち、（１）記憶ノード接触体（メモリ・セル・プラグ）を作成する段階、（２）メモリ・セル側壁を作成する段階、（３）分離されたメモリ・セルを作成するためにおよびメモリ・セルを電気的に分離するために王冠型ポリシリコンを再びエッチングする段階およびコア酸化物（ＰＳＧ）を除去する段階、を有する。 - 特許庁

A computer system 10 is provided with a CPU module 12, plural memory modules 14 each of which has an MPU 36 and a RAM core 34, plural sets of buses 24 to connect a CPU with the memory module and to connect between memory modules and each memory module is operated by an instruction to be given from the CPU 12.例文帳に追加

コンピュータシステム１０は、ＣＰＵモジュール１２と、それぞれがＭＰＵ３６およびＲＡＭコア３４とを有する複数のメモリモジュール１４と、ＣＰＵとメモリモジュールとの接続やメモリモジュール間の接続をなす複数組のバス２４とを備え、ＣＰＵ１２から与えられるインストラクションにより、各メモリモジュールが作動する。 - 特許庁

In a memory system 100 with an information processing apparatus 1 and a semiconductor memory device 2, the semiconductor memory device 2 is provided with an interface part 61 which transmits data read out from a memory core 7 to the information processing apparatus 1, in compliance with a plurality of communication protocols which have mutually different signal transmission and reception methods.例文帳に追加

情報処理装置１と半導体メモリ装置２とを備えるメモリシステム１００において、半導体メモリ装置２は、信号の送受信方法が互いに相違する複数の通信プロトコルに準拠して、メモリコア７から読み出されたデータを情報処理装置１に対して送信するインターフェース部６１を備えている。 - 特許庁

The intermediate code execution system 1 comprises a processor 10, a main memory 12, an internal memory 15 faster than the main memory 12, and a coprocessor 16 which speeds up the execution of an intermediate code, and executes a command which cannot use the coprocessor 16 by utilizing a core module 21 and a sub-module 21b stored in the internal memory 15.例文帳に追加

中間コード実行システム１は、プロセッサ１０と、メインメモリ１２と、メインメモリ１２よりも高速な内蔵メモリ１５と、中間コードの実行を高速化するコプロセッサ１６とを備え、コプロセッサ１６を利用することができない命令を内蔵メモリ１５に格納されたコアモジュール２１およびサブモジュール２１ｂを利用して実行する。 - 特許庁

To provide an improved flash memory device having: shallow trench isolation in a peripheral region: and LOCOS isolation in a core region.例文帳に追加

周辺領域には浅いトレンチアイソレーションがあり、かつコア領域にはＬＯＣＯＳアイソレーションがある、改良されたフラッシュメモリデバイスが提供される。 - 特許庁

In a 2nd mode, the command decoding circuit 131 does not perform decoding processing, but the command outputted from the memory core part 11 is scrambled.例文帳に追加

第２モードでは、コマンド復号回路１３１において復号処理は行われず、メモリコア部１１から出力されるコマンドはスクランブルされる。 - 特許庁

An external clock signal EXT-CLK is transmitted to a memory core 50 as a clock signal CLK through first signal transmitting paths 34, 35.例文帳に追加

外部クロック信号ＥＸＴ＿ＣＬＫは、第１の信号伝達経路３４，３５を介して、メモリコア５０にクロック信号ＣＬＫとして伝達される。 - 特許庁

The tamper-resistant microprocessor 100 is provided with: a processor core 10; a cache memory control section 20; a code data encryption decryption processing section 30; and a key value register 40 or the like.例文帳に追加

耐タンパマイクロプロセッサ１００は、プロセッサコア１０、キャッシュメモリ制御部２０、コードデータ暗号復号処理部３０、鍵値レジスタ４０等を備える。 - 特許庁

Each processor core 102 consists of a two-dimensional reversible wavelet transforming section, a context model part and an FSM coder and has its working memory 121.例文帳に追加

各プロセッサコア１０２は２次元可逆ウェーブレット変換部、コンテキストモデル部及びＦＳＭコーダからなり、また、その作業メモリ１２１を有する。 - 特許庁

An output memory may have a minimum size, while still ensuring normal operation in the video scaler core of the video scaler to reduce circuit area.例文帳に追加

本発明のビデオスケーラはビデオスケーラコアの正常的な動作を保障できる最小大きさの出力メモリを含んで回路面積を減らす。 - 特許庁

To provide program developers with useful information for program optimization in a processor system which includes a cache memory for each processor core.例文帳に追加

プロセッサコア毎にキャッシュメモリが設けられたプロセッサシステムについて、プログラム開発者に対してプログラムの最適化に有用な情報を提供する。 - 特許庁

The first memory 2 includes a peripheral circuit 4 to which the first and second voltages are supplied, and a cell array core 3 to which the first and third voltages are supplied.例文帳に追加

第１メモリ２は、第１、第２電圧を供給される周辺回路４、第１、第３電圧が供給されるセルアレイコア３を含む。 - 特許庁

When a memory reference event occurs in response to an operand reference instruction, the CPU core also accesses the second storage part via the exclusive bus, and acquires a memory reference destination address corresponding to the event of memory reference, and a reference destination data sequence or the like.例文帳に追加

さらにＣＰＵコアは、オペランド参照命令によるメモリ参照イベントが発生した場合、上記専有バスを介して上記第２記憶部にアクセスし、メモリ参照のイベントに対応したメモリ参照先アドレスと当該参照先データ列等を取得する。 - 特許庁

In this multi-core processor for a build-in system in which a debug control unit is incorporated, JTAG ICE debug functions, that is, program stop/resumption, register dump, memory dump and trace or the like are realized by using one multi-core processor.例文帳に追加

デバッグコントロールユニットを内蔵した組み込みシステム向けマルチコアプロセッサにおけるＪＴＡＧ ＩＣＥデバッグ機能、すなわち、プログラム停止・再開、レジスタダンプ、メモリダンプ、トレースなどを、１つのマルチコアプロセッサを使って実現させる。 - 特許庁

It is equipped with a core selection means for selection of arbitrary number of cores to perform data writing/erasing, performs writing data to a selected memory cell in a selected core based on a write command, and performs data erase of the selected block in the selected core based on an erase command.例文帳に追加

データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁

The core control circuit sets the number of memory cells, to which the refresh operation is performed, in response to the external refreshment request more than the number of memory cells, to which the refresh operation is performed, in response to the internal refreshment request.例文帳に追加

コア制御回路は、外部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数を、内部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数より多く設定する。 - 特許庁

To provide a semiconductor memory device capable of reducing current consumption in a power supply circuit while a memory core circuit is set active to wait for the start of a data writing operation.例文帳に追加

本発明は、メモリコア回路がアクティブ状態でデータ書き込み動作の開始を待っている期間において、電源回路における電流の消費を削減することが可能な半導体記憶装置を提供することを目的とする。 - 特許庁

The mechanical pencil is self-heat-generated and contracted by energizing in the electrically driven type shape memory alloy 14, and a chuck 1 is forwarded by utilizing the contract of this electrically driven type shape memory alloy 14 to deliver the core 6.例文帳に追加

通電駆動型形状記憶合金１４を通電させることにより自己発熱して収縮し、この通電駆動型形状記憶合金１４の収縮を利用してチャック１を前進させ芯６を繰り出す。 - 特許庁