「Core memory」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A lens L3 formed to, for example, a hemispherical shape is provided in a position proximate to the surface of a hologram memory 11 to condense signal light B1 in a core layer 2.例文帳に追加

ホログラムメモリ１１の表面と近接した位置に、例えば半球面形状とされたレンズＬ３を設けて信号光Ｂ１をコア層２を集光する。 - 特許庁

An address conversion circuit 6 converts the virtual address VA o a processor core 4 into a mapped address MA based on estimated address mapping and accesses a memory system 8.例文帳に追加

アドレス変換回路（６）が予測したアドレス・マッピングに基づきプロセッサ・コア（４）の仮想アドレス（ＶＡ）をマップド・アドレス（ＭＡ）に変換してメモリ・システム（８）をアクセスする。 - 特許庁

A slimmed sidewall core 4 is formed in a memory cell array area 1a by patterning a polysilicon layer formed on a silicon nitride layer 3.例文帳に追加

窒化シリコン層３上に形成されたポリシリコン層をパターニングすることによってメモリセルアレイ領域１ａにスリミングされたサイドウォールコア４を形成する。 - 特許庁

The core material 2 comprises a material which has high rigidity within a normal temperature region but shows low rigidity in a region exceeding the transformation temperature of the shape memory material by softening.例文帳に追加

心材２は常温域で高い剛性を有し、形状記憶材の温度を超える温度領域では軟化して低い剛性を有する材質からなる。 - 特許庁

When an LT program is generated, a corresponding fuse coordinate calculating program is selected from the coordinate calculating program database and loaded by inputting shape information on a memory core.例文帳に追加

ＬＴプログラム作成時にメモリコアの型情報を入力して対応するヒューズ座標計算プログラムを座標計算プログラムデータベースから選択しロードする。 - 特許庁

The reference frame is compressed into a variable size without generating a distortion to be considered, thereby reducing the bus bandwidth between a core of the encoder and the external memory.例文帳に追加

参照フレームは、考慮すべき歪みを生じさせることなく可変サイズに圧縮され、エンコーダのコアと外部メモリとの間のバス帯域幅を削減する。 - 特許庁

The READ DMAC 4 reads out image data in a band unit from an image memory 2 so as to send the image data after receiving transmission of a Req signal from the compression core 5.例文帳に追加

ＲＥＡＤ ＤＭＡＣ４は、バンド単位の画像データを画像メモリ２から読み出し、圧縮コア５からのＲｅｑ信号を待って画像データを送る。 - 特許庁

A plurality of reference words based on a second distance index capable of processing coding of a first distance index are preliminarily registered in an associated memory core 13.例文帳に追加

予め第１の距離指標の符号化を処理可能な第２の距離指標に基づく複数の参照ワードを連想メモリコア１３に登録しておく。 - 特許庁

returns a vector that indicates whether pages of the calling process's virtual memory are resident in core (RAM), and so will not cause a disk access (page fault) if referenced. 例文帳に追加

は、呼び出し元プロセスの仮想メモリのページがコア (RAM) 内に存在し、ページ参照時にディスクアクセス (ページ・フォールト) を起こさないかどうかを示すベクトルを返す。 - JM

The core processing unit can execute its special processing without responding to a signal transfer requirement by installing a direct memory access(DMA) controller.例文帳に追加

直接メモリ・アクセス（ＤＭＡ）コントローラを設けることにより、コア処理ユニットは、信号転送要求に応答することなく、その特殊処理を実行することできる。 - 特許庁

The latch functioning block receives a clock signal for generating a control signal which causes input/ output operation to be conducted by triggering the self-timed memory core.例文帳に追加

ラッチ機能ブロックは、セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信する。 - 特許庁

A primary core film 3 and a secondary core film 3 are formed in the memory cell portion and the peripheral circuit part, respectively, by removing an upper part of a wiring formation schedule region of the memory cell portion of the second insulating film 3 and an upper part of a wiring formation schedule region of the peripheral circuit part of the second insulating film 3.例文帳に追加

第２絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第１心材膜３および第２心材膜３がそれぞれ形成される。 - 特許庁

The system part 4, if an operation mode signal supplied from the host device becomes a high level, executes the application program rewriting program to receive a new application program sent from the host device and write it into the flash memory core 3, or otherwise, executes the application program recorded on the flash memory core 3.例文帳に追加

システム部４は、ホスト機器から供給される動作モード信号がハイレベルとなった場合に、アプリケーションプログラム書換プログラムを実行することにより、ホスト機器から送信される新たなアプリケーションプログラムを受信してフラッシュメモリコア３に書き込み、そうでない場合に、フラッシュメモリコア３に記録されているアプリケーションプログラムを実行する。 - 特許庁

To make easily and inexpensively realizable an optical memory element by forming core layers and clad layers of resins, thereby allowing the simple formation of rugged portions for scattering the light guided in the core layers and to make suppressible the inflection of the optical memory element by the shrinkage of these resins.例文帳に追加

コア層及びクラッド層を樹脂製にすることで、コア層を導波する光を散乱させるための凹凸パターンを簡易に形成できるようにして、光メモリ素子を容易且つ安価に実現できるようにするとともに、それらの樹脂の収縮による光メモリ素子の反曲を抑制できるようにする。 - 特許庁

The circuit for testing cores consisting of a control means 1, a decoding means 2 and a downloading means 3 and to transit states of elements to constitute a logical circuit and a memory circuit of the core 4, is mounted on an LSI as a peripheral logical circuit of the core 4.例文帳に追加

制御手段１、デコード手段２、ダウンロード手段３から成り、コア４の論理回路およびメモリ回路を構成する素子の状態を遷移させるコアテスト回路をコア４の周辺論理回路としてＬＳＩに搭載する。 - 特許庁

The operation of the processor core 20 is temporarily stopped in this way when the function modules (1)31 and (2)32 are in the idle state, and the operation of the processor core 20 is restarted after trace information stored in the trace memory 43 is fetched.例文帳に追加

このように、ファンクションモジュール（１）３１，（２）３２がアイドル状態の時に、プロセッサコア２０の動作を一時的に停止させ、トレースメモリ４３内に格納されているトレース情報を取り出した後に、プロセッサコア２０の動作を再開させる。 - 特許庁

To provide a flash memory having plural cores being assembly of a block being a unit of data erasion, and in which data write-in operation or erasion operation in an arbitrary core and data read-out operation in the other arbitrary core can be performed simultaneously.例文帳に追加

データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能としたフラッシュメモリを提供する。 - 特許庁

To provide a flash memory having a plurality of cores being assembly of a block being a unit of data erasion, and in which a data write-in operation or erasion operation in an arbitrary core and data read-out operation in the other arbitrary core can be performed simultaneously.例文帳に追加

データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能としたフラッシュメモリを提供する。 - 特許庁

The data processing apparatus comprises a processor core for executing instructions from any of a plurality of instruction sets, and a prefetch unit for prefetching instructions from a memory prior to sending the instructions to the processor core for execution.例文帳に追加

データ処理装置は複数の命令セットのうちのいずれかからの命令を実行するためのプロセッサコアと、メモリからの命令を実行のためにプロセッサコアに送る前にこの命令をプリフェッチするためのプリフェッチユニットとを備える。 - 特許庁

In a core 10i, data written by a core 10i-1 to a specific area of a main memory 2 are read, compared 32 with an evaluation reference value 31, and when the comparison result is not coincident, an error notification is given to a diagnosis control unit 11.例文帳に追加

コア１０iにおいて、メインメモリ２の特定領域にコア１０i-1によって書き込まれたデータが読み込まれ、評価基準値３１と比較３２され、比較結果が一致しなければ、エラー通知を診断制御部１１に通知する。 - 特許庁

This optical memory element is constituted by directly laminating ≥2 resin clad/core members which consist of the resin clad layers and the resin core layers and are provided with rugged parts at the boundaries between both layers on at least one surface of a substrate.例文帳に追加

基体の少なくとも一面に、樹脂製クラッド層と樹脂製コア層からなりかつ両層の界面に凹凸部が設けられてなる樹脂製クラッド／コア部材が２以上直接積層されてなることを特徴とする光メモリ素子。 - 特許庁

According to an embodiment of this invention, a graphics processing unit detects a feature of video data by analyzing a frame group of the video data by using at least one of first processing core among a plurality of processing core, and applies processing to the audio data in a memory associated with the detected feature of the video data by using at least one of second processing core among the plurality of processing core.例文帳に追加

実施形態によれば、グラフィクスプロセッシングユニットは、複数のプロセッシングコア内の少なくとも一つの第１プロセッシングコアを用いてビデオデータのフレーム群を解析して前記ビデオデータの特徴を検出すると共に、前記複数のプロセッシングコア内の少なくとも一つの第２プロセッシングコアを用いて、メモリ上のオーディオデータに前記検出されたビデオデータの特徴に関連付けられた加工を施す。 - 特許庁

This optical fiber is provided with a shape memory alloy ribbon 3 formed on the outside of a core wire 4, 5 of the optical fiber by coating, and can be formed into a desired shape by deforming the shape memory alloy ribbon 3 by heating it with a dryer or the like.例文帳に追加

光ファイバ心線４，５の外側にコーティングされて形成された形状記憶合金リボン３を備え、ドライヤーなどで加熱することにより、形状記憶合金リボン３を変形させて所望の形状にすることができる。 - 特許庁

In the accessary such as a necklace, this accessary connecting strand 1 is formed into a double structure by inserting a core wire 1a made of superelastic shape memory alloy into a tubular coil 1b formed by spirally and closely winding a wire made of superelastic shape memory alloy.例文帳に追加

装身具用連繋索１を、超弾性形状記憶合金製のワイヤを螺旋状に密巻き線加工したチューブ状のコイル１ｂ内に超弾性形状記憶合金製の芯線１ａを挿入した二重構造とする。 - 特許庁

A plurality of resin core/clad members 20 having positioning marks 16 are prepared as the components of the optical memory element and the respective resin core/clad members 20 to be laminated are positioned by using these positioning marks 16 and thereafter the respective resin core/clad members 20 are laminated and adhered by desired adhesives.例文帳に追加

光メモリ素子の構成要素として、位置決めマーク１６を有する樹脂製コア／クラッド部材２０を複数個用意し、その位置決めマーク１６を用いて積層対象の各樹脂製コア／クラッド部材２０の位置決めを行なった後、これらの各樹脂製コア／クラッド部材２０を所望の接着剤により積層接着する。 - 特許庁

To make easily and inexpensively realizable an optical memory device by forming core layer and clad layer of resin thereby allowing rugged patterns for scattering the light guided in the core layers to be simply formed and to prevent the light from being guided to the clad layer by the core layer and clad layer which are made of the resin.例文帳に追加

コア層及びクラッド層を樹脂製にすることで、コア層を導波する光を散乱させるための凹凸パターンを簡易に形成できるようにして、光メモリ素子を容易且つ安価に実現できるようにするとともに、コア層及びクラッド層が樹脂製であることによりクラッド層に光が導波してしまうことを防止する。 - 特許庁

If a mishit occurs in the instruction cache 3, a pre-fetch buffer 2 reads from an external memory 1 and stores instruction data corresponding to an address requested from the CPU core 6, as well as outputs to the CPU core 6 the instruction corresponding to the requested address.例文帳に追加

プリフェッチバッファ２は命令キャッシュ３でミスヒットした場合にＣＰＵコア６からの要求アドレスに対応する命令データを外部メモリ１から読み出して格納すると共に要求アドレスに対応した命令をＣＰＵコア６へ出力する。 - 特許庁

To provide a processor capable of reducing the memory capacity of instruction memories needed in each processor core and also profluently transferring program data by efficiently transferring the program data to the each processor core, and its program transfer method.例文帳に追加

各プロセッサコアに対しプログラムのデータを効率よく転送することにより、各プロセッサコアにおいて必要とするインストラクションメモリのメモリ容量を削減し、かつプログラムのデータを淀み無く転送することのできるプロセッサとそのプログラム転送方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device which has a plurality of cores which form an aggregate of blocks being a unit of data erasure, and enables the simultaneous implementation of data writing or erasure operation at an optional core and data reading operation at the other optional core.例文帳に追加

データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能とした不揮発性半導体記憶装置を提供する。 - 特許庁

The processor 107 changes configuration information, and the PE matrix core 120 reloads an input data corresponding to an invalidated data from the external memory 145 to re-execute the processing.例文帳に追加

プロセッサ１０７は構成情報を変更し、ＰＥマトリックスコア１２０は無効化データに相当する入力データを外部メモリ１４５から再ロードし処理を再実行する。 - 特許庁

To discriminate simply and surely an illegal command in a semiconductor integrated circuit in which a memory core is operated in accordance with a command supplied from the outside.例文帳に追加

本発明は、外部から供給されるコマンドに応じてメモリコアを動作させる半導体集積回路に関し、イリーガルコマンドを簡易かつ確実に判定することにある。 - 特許庁

This dynamically reconfigurable device trouble detector is provided with an error information holding part 105, a processor 107, a PE matrix core 120, a PE matrix reset control part 121, and an external memory 145.例文帳に追加

動的再構成可能デバイス故障装置は、エラー情報保持部１０５、プロセッサ１０７、ＰＥマトリックスコア１２０、ＰＥマトリックスリセット制御部１２１、外部メモリ１４５を備える。 - 特許庁

To operate external access in an access time of one time of memory core operation apparently even when refresh-operation conflicts external access request at the time.例文帳に追加

リフレッシュ動作とその際の外部アクセス要求が競合した際にも、外見上メモリコア動作１回分のアクセス時間で外部アクセスを動作させることを課題とする。 - 特許庁

To suppress deterioration of processing efficiency accompanying carrying out of inter-core communication and memory access by using the same bus, in an information processor having a plurality of processor cores.例文帳に追加

複数のプロセッサコアを有する情報処理装置において、同一バスを使用してコア間通信とメモリアクセスを行なうことに伴う処理効率低下を抑制する。 - 特許庁

A second buffer circuit 2 outputs a prescribed logic signal and a read/write signal to control reading and writing of the data in a memory core 5 depending on the enable signal.例文帳に追加

第２のバッファ回路２は、イネーブル信号に応じて、所定のロジック信号及びメモリコア５のデータの読み出し及び書き込みを制御するリード−ライト信号を出力する。 - 特許庁

A coding address generator 71 for writing generates an address AI2 that changes successively according to a supplied clock CKI for writing and supplies AI2 to a memory core 1.例文帳に追加

書込み用コード化アドレス発生器７１は、供給される書込み用クロックＣＫＩに従って順次変化するアドレスＡＩ２を発生し、このＡＩ２をメモリコア１に供給する。 - 特許庁

A medium processor 30 is provided with a processor core 1, a DMA controller 2, a D/A converter 3, an A/D converter 4, an interface 5, a main memory 6, a local bus 7, and a global bus 8.例文帳に追加

メディアプロセッサ３０には、プロセッサコア１、ＤＭＡコントローラ２、Ｄ／Ａコンバータ３、Ａ／Ｄコンバータ４、インターフェース５、主メモリ６、ローカルバス７、及びグローバルバス８が設けられる。 - 特許庁

The semiconductor integrated circuit 50 includes a processor 1, memory 2, analog core 3, IP cores 4 to 6, external bus 7, main bus 8 and interface units 11 to 16.例文帳に追加

半導体集積回路５０にはプロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。 - 特許庁

A data writing processing module is provided with a writing function group corresponding to customize and a writing means for simultaneously updating a data base memory area and an area for customize and a core area.例文帳に追加

データ書込処理モジュールにカスタマイズに対応した書込関数群と、データベースメモリ領域をカスタマイズ用領域とコア領域を同時に更新する書込手段を備える。 - 特許庁

To provide a method for setting a threshold voltage for a reference cell in a core array, for the optimum readout allowance and for performing the best memory operation.例文帳に追加

本発明は、最適な読み出しマージン及び最良のメモリ動作を行うための、コアアレイ内の基準セルの電圧閾値を設定する手法を提供することを目的とする。 - 特許庁

Inside a core part 5, based on the selected resolution of reduced images, the reduced image data of images stored in an image memory 24 are prepared by a data processing part 25.例文帳に追加

コア部５内では、選択された縮小画像の解像度に基づき、データ処理部２５により画像メモリ２４に格納された画像の縮小画像データを作成する。 - 特許庁

By turning on a buffer gate 9, an emulation function based on an application system connected to a CPU core 19, emulation memory 47 and connector 51 and a debugging support function based on a break condition detecting part 13 and a trace memory 31 are executed.例文帳に追加

バッファゲート９をＯＮにすることにより、ＣＰＵコア１９とエミュレーションメモリ４７と接続コネクタ５１に接続された応用システムによるエミュレーション機能、およぶブレーク条件検出部１３とトレースメモリ３１によるデバッグ支援機能を行う。 - 特許庁

The CPU core 10 makes a transfer request which is a request from the user program, for designating virtual addresses of a transfer source and a transfer destination in a memory space allocated to the user program be stored in a prescribed area of a main memory 300.例文帳に追加

ＣＰＵコア１０は、ユーザプログラムからの要求であって、そのユーザプログラムに対して割り当てられたメモリ空間における転送元および転送先の仮想アドレスを指定する転送要求を、メインメモリ３００の所定領域に記憶させる。 - 特許庁

A basic word dictionary 14 comprising words, a core name dictionary 16 comprising two-word sets and a full name dictionary 18 comprising sets of the symbols of the two-word sets concerned, other words and objective data are symbolized on a main memory 12 with a memory address as a symbol.例文帳に追加

単語から成る基本語辞書１４、２つの単語の組から成る核名称辞書１６、当該組の記号と更に別の単語と目的のデータとの組から成るフル名称辞書１８をメイン・メモリ１２上にメモリ・アドレスをシンボルとしてシンボル化する。 - 特許庁

The programmable controller is provided with an integrated circuit 10a for integrating an exclusive processor core 1' for performing sequence command, a command memory 4 for storing the sequence command and a data memory 5 being a working area during the performance of the sequence command into one chip.例文帳に追加

プログラマブルコントローラは、シーケンス命令を実行する専用プロセッサコア１′とシーケンス命令を格納した命令メモリ４とシーケンス命令の実行中に作業領域となるデータメモリ５とを１チップに集積した集積回路１０ａを備える。 - 特許庁