「Core memory」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

To effectively reduce power consumption when performing specific control processing by a power source of an onboard battery during an engine stop, in an engine-controlling electronic control device having a microcomputer adopting at least one of a multi-core configuration and a cache memory-mounted configuration.例文帳に追加

マルチコア構成及びキャッシュメモリ搭載構成の少なくとも一方が採用されたマイクロコンピュータを備えたエンジン制御用電子制御装置において、エンジン停止中に車載バッテリの電源により特定の制御処理を行う際の消費電力を効果的に低減する。 - 特許庁

In the embodiment of the actuator, a superelastic alloyed wire 24 functions as a core material for a soft tube 22, and so an actuator body 20 is held in a straight shape along the original shape of the superelastic alloyed wire 24 when a shape memory alloy wire 26 is not energized.例文帳に追加

ある態様のアクチュエータにおいては、超弾性合金線２４が軟質チューブ２２の芯材として機能するため、形状記憶合金線２６への通電がなされていないときには、アクチュエータ本体２０は超弾性合金線２４のもとの形状に沿ったまっすぐな形に保持される。 - 特許庁

A column control circuit of a memory core control circuit repeats the operation to activate the column selection signal during a specific period in the activation period of an external control signal and forcibly inactivates the column selection signal by synchronizing with the inactivation of the external control signal.例文帳に追加

メモリコア制御回路のコラム制御回路は、バースト読み出し動作時に、外部制御信号の活性化期間でコラム選択信号を一定期間活性化させる動作を繰り返し、外部制御信号の非活性化に同期してコラム選択信号を強制的に非活性化させる。 - 特許庁

According to the instruction of a channel change, a memory data transfer circuit 7 transfers the image data of the preceding channel from the core picture area 1 to a still picture area 8, stores these image data, reads them out and outputs them to the vertical display control circuit 12 as a video output 2 of a still picture.例文帳に追加

チャンネルチェンジの命令により、メモリデータ転送回路７は、前チャネルの画像データをコアピクチャ領域１から静止画領域８へ転送して格納し、かつこれを読み出して静止画像のビデオ出力２として表示上下コントロール回路１２に出力する。 - 特許庁

When data "10101010" written to a first memory core MC1 is rewritten to data "01010101", the data writing includes the writing of the logical value "1", which is reverse to the prescribed logical value, and consequently a deleting operation is required, and restriction occurs to the data writing.例文帳に追加

第１メモリコアＭＣ１に書き込まれたデータ「１０１０１０１０」に書き換えを行い、データ「０１０１０１０１」にする場合、データ書き込みは、所定論理値と逆の論理値「１」の書き込みが含まれるため、消去動作が必要とされ、データ書き込みに制限が発生する。 - 特許庁

A control circuit 50 acquires the paper-related information while accessing the IC memory module 33 embedded into the core material 31 of the roll paper member 30 via a transmitting/receiving antenna 202 at timing, for example, of when the power is turned on, when the roll paper member 30 is replaced, and when the power is cut off.例文帳に追加

制御回路５０は、例えば、電源投入時、ロール紙部材３０の交換時、電源遮断時のタイミングにて送受信アンテナ２０２を介して、ロール紙部材３０の芯材３１に埋設されているＩＣメモリモジュール３３に対してアクセスして、用紙関連情報を取得する。 - 特許庁

A DMAC 100 stores data output from the ASRC 11 in a FIFO 131X (131Y) and performs DMA transfer from the FIFO 131X (131Y) to a local memory 200X (200Y) using a period when the DMAC 100 is not accessed by the processor core 300X (300Y).例文帳に追加

ＤＭＡＣ１００は、ＡＳＲＣ１１が出力したデータをＦＩＦＯ１３１Ｘ（１３１Ｙ）に蓄積し、プロセッサコア３００Ｘ（３００Ｙ）からのアクセスが行われていない期間を利用して、ＦＩＦＯ１３１Ｘ（１３１Ｙ）からローカルメモリ２００Ｘ（２００Ｙ）へのＤＭＡ転送を行う。 - 特許庁

By an operation control circuit, a first access operation is carried out when an enable signal receives an initial access command during activation, and a second access operation is carried out, which accesses to a memory core in the time shorter than that of the first access operation when the enable signal receives a next access command during activation.例文帳に追加

動作制御回路は、イネーブル信号が活性化中に最初のアクセスコマンドを受けたときに第１アクセス動作を行い、イネーブル信号が活性化中に次のアクセスコマンドを受けたときに第１アクセス動作より短い時間でメモリコアにアクセスする第２アクセス動作を行う。 - 特許庁

In a third pipe line stage, the associative memory core output result in the previous clock cycle is analyzed, and one winner is decided based on specific priority when a plurality of winners are detected in the retrieval result, and distances between the addresses indicating the locations of the lines of the winners and the input data and the winners are encoded for output.例文帳に追加

第３パイプラインステージにおいて、前回のクロックサイクルの前記連想メモリコア出力結果を分析し、検索結果に複数のウィンナがある場合に特定の優先度に基づいて１つのウィンナを決定し、そのウィンナの行の場所を示すアドレスと入力データとウィンナ間の距離を符号化出力する。 - 特許庁

When single power source voltage VDD 0 is applied from the outside, as the voltage conversion sections 5-1 to 5-n generates voltages levels VDD 1, VDD 2,..., VDD n and supply them to a self- memory core 4, evaluation of power source voltage dependency of semiconductor circuits of N pieces can be performed simultaneously with signal power source voltage.例文帳に追加

外部から単一電源電圧ＶＤＤ０が印加されると、電圧変換部５−１〜５−ｎが、電圧レベルＶＤＤ１，ＶＤＤ２，，・・・，ＶＤＤｎを生成し、自己のメモリコア４に供給するため、単一の電源電圧で同時にＮ個の半導体回路の電源電圧依存性の評価を行うことができる。 - 特許庁

To read data from a memory or register in the additional circuit for game machine during a break while maintaining an internal state of the additional circuit mounted on the adaptor for an in-circuit emulator (ICE), in the in-circuit emulator (ICE) comprising the ICE for CPU core and an adaptor for ICE that emulates a function of an additional circuit for game machine.例文帳に追加

ＣＰＵコア用インサーキットエミュレータ（ＩＣＥ）と、遊技機向け付加回路の機能をエミュレートするＩＣＥ用アダプタとで構成されるＩＣＥにおいて、ブレーク中に、ＩＣＥ用アダプタに搭載されている遊技機向け付加回路の内部状態を保存したまま、その付加回路内のメモリやレジスタからデータを読み出す - 特許庁

Thereafter, the silicon nitride layer 3 within the memory cell array area 1a that does not overlap with the sidewall core 4 or the embedded hard mask 7, and the silicon nitride layer 3 within a peripheral circuit area 1b that overlaps with a positioning monitor mark 8b are exposed by etching the silicon oxide layer 6, and then the silicon nitride layer 3 as an etched member is patterned.例文帳に追加

その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。 - 特許庁

The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.例文帳に追加

外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁

In a test time, a TEST flag signal is 'H', a switch SWA is turned off, a switch SWB is turned on, an external power source for test of which voltage is varied is connected to the memory core 107 through an external power source connection terminal 101, an output of a second boosting circuit 105 is supplied to the voltage drop power source 108.例文帳に追加

試験時においては、ＴＥＳＴフラグ信号が「Ｈ」となり、スイッチＳＷＡはオフ、スイッチＳＷＢはオンとなり、メモリコア１０７には、外部電源接続端子１０１を介して、電圧が変動するテスト用の外部電源が接続され、降圧電源１０８には、第２の昇圧回路１０５の出力が供給される。 - 特許庁

This CPU core voltage switching circuit is provided in a portable information terminal and characterized by setting CPU clock frequency as a half of the one when the portable information terminal is at a state of initial start or an initialized state of memory data when application software is used by the portable information terminal.例文帳に追加

携帯情報端末に備えられるＣＰＵコア電圧切替え回路であって、前記携帯情報端末が、アプリケーションソフトを使用する時には、ＣＰＵクロック周波数を、初期起動状態及びメモリデータ初期化状態にある時の半分の周波数とすることを特徴とするＣＰＵコア電圧切替え回路。 - 特許庁

The electronic element has: a memory core 101 in which at least its shape or composition changes with electromigration when current is applied; two electrodes 102,103 for applying current; and an electrode 104 which senses change of surface potential, an electric resistance, or a junction resistance.例文帳に追加

電流を印加した時にエレクトトマイグレーションによって少なくとも形状あるいは組成が変化する記憶コア１０１を有する電子素子であって、電流印加のための２つの電極１０２，１０３と表面電位あるいは電気抵抗あるいは接合抵抗の変化を感知する電極１０４を有する。 - 特許庁

An operation confirmation program is prepared separately from a general operation program, and it is executable from the BOOT processing of DSP to perform the check of a DSP core and the check of an internal memory or resistor.例文帳に追加

通常動作用とは別に動作確認用プログラムを用意し、ＤＳＰのＢＯＯＴ処理から実行可能なようにし、ＤＳＰコアのチェックと内部メモリ、レジスタのチェックを行うようにし、前記ＤＳＰコアのチェックは、ＤＳＰ内部で使用する関数のチェック、ＤＭＡ転送を使用したチェック、レジスタのチェックなどＤＳＰの機能に応じたものとする。 - 特許庁

A wire for an ornament featuring a 0.9 mm or lower diameter, formed by winding closely and crimping a fine ornamental strip of a precious metal material such as gold, platinum, silver, copper or an alloy of them around the periphery of a very small diameter core line made of an extra elastic memory alloy.例文帳に追加

極細径の超弾性形状記憶合金からなる芯線の外周に、例えば、金、プラチナ、銀、銅またはそれらの合金などの貴金属素材による微細な装飾帯を螺旋状に隙間なく巻付けて圧着することにより形成される、直径が約０．９ｍｍ以下であることを特徴とする装飾具用ワイヤ。 - 特許庁

The multi-core CPU 4 has: a cache balance controller 13 for moving the information between the cache memories 7, 8 so as to average the cache use amount of each cache memory 7, 8 by referring to the balance information; and a cache write restoration controller 14 for restoring the circuit data stored in the cache memories 7, 8 into the DRAM 6 after the information is moved.例文帳に追加

マルチコアＣＰＵ４は、バランス情報を参照してキャッシュメモリ７，８のキャッシュ使用量を平均化するようにキャッシュメモリ７，８間で情報を移動させるキャッシュバランス制御部１３と、その情報の移動が行われた後に、キャッシュメモリ７，８に記憶されたキャッシュデータをＤＲＡＭ６に書き戻すキャッシュ書き戻し制御部１４とを有している。 - 特許庁

The semiconductor memory chip constituting the multi-chip package comprises a cell array, a register having sector information to be erased, an address clock driver generating simultaneously an address clock signal in multi-chip respectively, a counter generating successively addresses, a core driver performing erasing operation for the sector, and a control circuit controlling these components.例文帳に追加

マルチチップパッケージを構成する半導体メモリチップは、セルアレイと、消去するセクタ情報を有するレジスタと、マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、アドレスを順次に発生するカウンタと、該当セクタに対する消去動作を実行するコアドライバと、これら構成要素を制御する制御回路とを含む。 - 特許庁

The core chips CC0-CC7 each output a local bank active signal MCIDT, indicative of whether at least one of a plurality of memory banks included therein is in an active state, to the interface chip IF respectively, and the interface chip IF activates a bank active signal PMCIT when at least one of local bank active signals MCIDT indicates an active state.例文帳に追加

コアチップＣＣ０〜ＣＣ７は、其々に含まれる複数のメモリバンクの少なくとも１つがアクティブ状態であるか否かを示すローカルバンクアクティブ信号ＭＣＩＤＴをインターフェースチップＩＦに其々出力し、インターフェースチップＩＦは、ローカルバンクアクティブ信号ＭＣＩＤＴの少なくとも１つが活性状態を示すときにバンクアクティブ信号ＰＭＣＩＴを活性化させる。 - 特許庁

By using a built-in arithmetic unit, the non-contact infrared radiation thermometer can correctly predict and display the core body temperature of a person to be measured from the skin temperature of the person to be measured and measured outdoor temperature, comprising an arithmetic unit, a key input device, a thermopile, a memory storage, an alarm, a liquid crystal display, a calendar timer and the like.例文帳に追加

内蔵されている演算装置を用いて、測定した外気温と被測定対象者の皮膚温度から、被測定対象者の核体温を正確に予測して表示することができる非接触赤外線放射温度計であって、演算装置、キー入力装置、サーモパイル、メモリー、アラーム、液晶表示装置、カレンダタイマーなどを備えている。 - 特許庁

To reduce an interference by an electromotive force generated among the approximated wires of a core/peripheral circuit in the case that a bit line and a write word line of the memory cell are arranged approximately for reduction of the write current in the MRAM using the TMR effect.例文帳に追加

本発明は、ＴＭＲ効果を利用したＭＲＡＭにおいて、書き込み電流の低減のためにメモリセル部のビット線と書き込みワード線とを近接させて配置するようにした場合に、コア・周辺回路部の近接した配線間で発生する起電力による干渉を低減できるようにすることを最も主要な特徴としている。 - 特許庁

The optical memory composed of a core layer and a clad layer stacked together and an uneven section 8 between them to reproduce information is manufactured by sequentially performing a coating process, a first irradiation process, a coating process, a stamper attaching process, a second irradiation process, a stamper separation process in this order on the resin layer 5a formed on a glass substrate 20.例文帳に追加

交互に積層されたコア層とクラッド層との界面に情報再生用の凹凸部８を形成してなる光メモリは、ガラス基板２０上に設けられた樹脂基体５ａ上に、塗布工程、第１硬化工程、塗布工程、スタンパ貼着工程、第２硬化工程、スタンパ剥離工程の順に各工程を繰り返し実施して製造される。 - 特許庁

This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.例文帳に追加

本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁

In the microcomputer 100, a bus control part 103, equipped with a data input/output control part 112, inputs and outputs an address value to and from an external address bus 107 according to a control signal 106 from a CPU core 102, inputs and outputs data to and from an external data bus 108, and outputs a write signal MWR109 to an external memory.例文帳に追加

バス制御部１０３では、データ入出力制御部１１２を備え、ＣＰＵコア１０２からの制御信号１０６に基づき、外部アドレスバス１０７にアドレス値を入出力し、外部データバス１０８にデータを入出力し、また、図示していない外部メモリへ、書き込み信号ＭＷＲ１０９を出力する処理を行う。 - 特許庁

On a micro computer 10 which contains a CPU core 11 and a cache device 12, when a caching miss occurs in the cache device 12, a signal for stop supplying clock is generated which stops a movement of a standard clock by the number of the clock according to the number of waiting which is set for the accessed address area on a programmable waiting controller 14 for accessing a memory device which is connected outside.例文帳に追加

ＣＰＵコア１１及びキャッシュ装置１２を含むマイクロコンピュータ１０において、キャッシュ装置１２でキャッシュミスが発生したとき、外部に接続されたメモリ装置にアクセスするためのプログラマブル・ウェイト・コントローラ１４において、アクセスされるアドレス領域に対応して設定されるウェイト数に応じたクロック数だけ基準クロックの動作を停止させるクロック供給停止信号を生成する。 - 特許庁

The surrounding of an incoming call notice section 205 consists of a caller number detector 201 that detects a caller number, an incoming call notice section 205 that blinks an LED and rings a melody from an incoming call tone speaker 22 according to the type of incoming call/ringer tone volume, a non-reply incoming call timer 203 and a memory 25 by using a CPU 23 for a core.例文帳に追加

着信通知部２０５の周辺はＣＰＵ２３を中核にして、発信者の番号を検出する発信者番号検出装置２０１と、着信種別／着信音量にしたがってＬＥＤの点滅や着信音スピーカ２２からのメロディの鳴動などを行う着信通知部２０５と、未応答着信の有効時間を測定する未応答着信タイマ２０３と、メモリ２５とで構成される。 - 特許庁