「Core memory」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

This device has a first signal buffer receiving an address control signal and generating an address control signal stored temporarily, a mode detecting circuit receiving the address control signal stored temporarily and generating a burst control signal, and a core access trigger circuit receiving the burst control signal and generating a core access signal used for starting core access for burst mode operation of the memory device.例文帳に追加

本発明の装置は、アドレス制御信号を受け、一時的に記憶されたアドレス制御信号を生成する第１の信号バッファと、一時的に記憶されたアドレス制御信号を受け、バースト制御信号を生成するモード検出回路と、バースト制御信号を受け、記憶装置のバーストモード動作用のコア・アクセスを開始させるため使用されるコア・アクセス信号を生成するコア・アクセス・トリガ回路と、を有する。 - 特許庁

A test mode for performing data compression of test output data from a memory core part and transferring the test output data to a data input-output node 50 includes a normal mode and a fine mode, the degree of data compression of which is lower than that of the normal mode.例文帳に追加

メモリコア部からのテスト出力データをデータ圧縮した上でデータ入出力ノード５０へ伝達するテストモードは、通常モードと、通常モードよりもデータ圧縮度が低いファインモードとを含む。 - 特許庁

When the processor core model of a data transmission destination executes a load instruction for reading out transmission data from the memory model, the endian-dependent code detection unit determines whether the load instruction is an endian-dependent code or not based on the read size.例文帳に追加

エンディアン依存コード検出部は、データ転送先のプロセッサコアモデルがメモリモデルから転送データを読み出すロード命令を実行したとき、リードサイズに基づいてロード命令がエンディアン依存コードであるか否かを判定する。 - 特許庁

A frame pair and interpolation data set corresponding thereto are stored on an internal memory 23 of an arbitrary tomographic image formation part 22 and a core module 32 executes an interpolation computing using them to construct the arbitrary tomographic image.例文帳に追加

フレームペアとそれに対応する補間データセットが任意断層画像形成部２２の内部メモリ２３上に格納され、コアモジュール３２はそれらを用いて補間演算を実行して任意断層画像を構築する。 - 特許庁

Accordingly, the security protection mode (third level of privilege) constructed by an unaggressive method is provided on a processor system 10 including a processor core, a command and data cache, a write buffer and a memory management unit.例文帳に追加

この様に、プロセッサ・コア、命令およびデータ・キャッシュ、書き込みバッファおよびメモリ管理ユニットを含むプロセッサ・システム（１０）上に、非侵略的な方法で構築された機密保護モード（特権の第３レベル）が具備される。 - 特許庁

In a first pipe line stage, words to be retrieved with prescribed bits are extracted from input data in a predetermined clock cycle, and the words to be retrieved are encoded by the second distance index, and outputted to the associative memory core 13.例文帳に追加

第１パイプラインステージにおいて、入力データから所定ビットの被検索ワードを所定のクロックサイクルで抽出し、この被検索ワードを第２の距離指標で符号化して連想メモリコア１３へ出力する。 - 特許庁

A compressed instruction code (24 bit) is stored in a memory, the instruction code is accessed by converting a reading address, the read instruction code is extended to original size (32 bit) and executed by a CPU core.例文帳に追加

メモリに圧縮した命令コード（２４ビット）を格納しておき、この命令コードに読み出しアドレスを変換してアクセスし、読み出された命令コードを元のサイズ（３２ビット）に伸長し、これをＣＰＵコアが実行する。 - 特許庁

The number of signal lines transmitted from the center circuit band CCB#2 to the center cross circuit band CCCB#2 can be reduced, wiring congestion is released, and the DRAM core whose memory capacity is easily changed can be realized.例文帳に追加

センター回路帯ＣＣＢ♯２からセンタークロス回路帯ＣＣＣＢ♯２に伝達される信号線の数を減らすことができ、配線の混雑が緩和され、メモリ容量の変更が容易なＤＲＡＭコアを実現することができる。 - 特許庁

The integrated circuit comprises a core circuit, and an I/O circuit fitted with an array of single poly-nonvolatile memory cells each comprising a first transistor 201 connected in series with a second transistor 202.例文帳に追加

集積回路はコア回路と、単一ポリ不揮発性メモリーセルのアレイがはめ込まれた入出力回路とを含み、各単一ポリ不揮発性メモリーセルは第二トランジスター２０２と直列接続される第一トランジスター２０１を具える。 - 特許庁

The laser projection light PL while having its optical path bent by a reflecting prism 6 is stopped down into a linear converged beam, which is made incident on a core layer of a layer to be reproduced from a flank of a hologram memory medium 1.例文帳に追加

レーザ出射光ＰＬは、反射プリズム６によって光路を折り曲げられながら線状集光ビームに絞られ、ホログラムメモリ媒体１の側面より、再生されるべき層のコア層に入射される。 - 特許庁

To provide semiconductor memory elements which can reduce the test time by making a DRAM core test by a parallel input/output interface method and support various input/output information transmission rates in the multi-port memory elements communicating information with external devices by a serial input/output interface method when operating normally.例文帳に追加

正常動作時に直列入／出力インタフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、並列入／出力インタフェース方式でＤＲＡＭコアテストを実行することによってテスト時間を減少させ、且つ、様々な入／出力情報伝送処理率を支援する半導体メモリ素子を提供すること。 - 特許庁

Resin-made core/clad members 20 each having a resin-made core layer or/and a resin-made clad layer are prepared as constituent elements of the optical memory element and stacked across adhesives 8 made of desirable setting resin materials without hardening the adhesive 8, which are hardened together at a time to adhere the respective resin-made core/clad members 20.例文帳に追加

光メモリ素子の構成要素として樹脂製コア層又は樹脂製クラッド層もしくはその両方を有して成る樹脂製コア／クラッド部材２０を複数個用意し、これらの各樹脂製コア／クラッド部材２０を、所望の硬化性樹脂材からなる接着剤８を介しその接着剤８を硬化させずに積層してゆき、各樹脂製コア／クラッド部材２０間の各接着剤８を一括して硬化させて各樹脂製コア／クラッド部材２０を接着する。 - 特許庁

Also, in the actual operation, the CPU core 40 controls the I/O control circuit 34 to a signal break state, thus electrically breaking an external terminal and an address/data bus 37, preventing the inside of the chip from being affected by external noise, and preventing the address and data of the flash memory and CPU core chips 20 and 30 from being leaked to the outside.例文帳に追加

また、実動作時には、ＣＰＵコア４０が入出力制御回路３４を信号遮断状態に制御するので、外部端子とアドレス／データバス３７を電気的に遮断されて、チップ内部は外部からのノイズの影響を受けることがなければ、フラッシュメモリチップ２０およびＣＰＵコアチップ３０のアドレスやデータが外部に漏れることもない。 - 特許庁

Since the second memories have physical layout different from that of the first memories in addition, the physical layout for obtaining a required memory capacity can easily be designed outside of the core block 8a which is the inside of a single chip microcomputer 9c.例文帳に追加

しかも、第２のメモリは第１のメモリとは物理配置が異なるので、シングルチップマイクロコンピュータ９ｃの内部であってコアブロック８ａの外部において、必要なメモリ容量を得るための物理配置を容易に設計することができる。 - 特許庁

To provide a flash memory which has a plurality of cores being sets of blocks to be used as units of data erasure, and enables concurrent execution of data write or erase operation in an arbitrary core, and of data read operation in other arbitrary cores.例文帳に追加

データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能としたフラッシュメモリを提供する。 - 特許庁

When an actuation signal is sent from a mobile internal information gathering device 2, a status information gathering program 105B is actuated to gather and stores status information on the processor core 100 and a peripheral device in the nonvolatile memory 105.例文帳に追加

携帯可能な内部情報収集装置２から起動信号が送信されると、ステータス情報採取プログラム１０５Ｂが起動し、プロセッサコア１００及び周辺デバイスのステータス情報を採取して、不揮発メモリ１０５に記憶する。 - 特許庁

The two processor core models execute a target program of a system comprising two processor cores having endian formats different from each other and a buffer memory for temporarily storing transmission data between the two processor cores to simulate operations of the two processor cores respectively.例文帳に追加

２つのプロセッサコアモデルは、エンディアン形式が夫々異なる２つのプロセッサコアと、２つのプロセッサコア間の転送データを一時記憶するバッファメモリと、を備えるシステムのターゲットプログラムを実行して２つのプロセッサコアの動作を夫々模擬する。 - 特許庁

To provide a mechanical pencil which can be smoothly shrunk only by energizing in a linear electrically driven shape memory alloy 14 to deliver a core 6, has a simple structure, can be miniaturized, is smoothly actuated and can easily write.例文帳に追加

線状の通電駆動型形状記憶合金１４を通電させるのみで滑らかに収縮し芯６が繰り出せ、構造が簡単で小型になるとともに、作動も滑らかとなって筆記し易いシャープペンシルを提供する。 - 特許庁

In a wire harness with the plurality of the signal lines, the core wire made of a shape memory alloy is disposed at both sides of aligned signal wiring array in a plane or the position of the central axis of the signal line bundled in a round state.例文帳に追加

また、複数本の信号線を有したワイヤハーネスにおいて、形状記憶合金からなる芯線を、平面上に並んだ信号線配列の両側、又は丸状に束ねた信号線の中心軸の位置に配置した。 - 特許庁

A wiring structure includes a flexible printed board 100 having the plurality of signal lines 10 in which a core wire 20 made of the shape memory material is interposed between both the lateral ends 120, and a wiring complete shape is previously stored in an electronic apparatus.例文帳に追加

複数本の信号線１０を有したフレキシブルプリント基板１００において、幅方向の両端部１２０に、形状記憶材からなる芯線２０を挟み込み、電子機器内での配線完了形状を予め記憶させた。 - 特許庁

To provide a fault location specifying device of a memory cell array part in which potential conditions in a cell core can be adjusted without function operation when an analysis tool for specifying a fault location is applied and abnormal current caused by a fault can be generation-promoted.例文帳に追加

故障箇所特定用解析ツール適用時にファンクション動作を行わずにセルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供する。 - 特許庁

In a normal time, a TEST flag signal is 'L', a switch SWA is turned on, a switch SWB is turned off, an output of a first boosting circuit 104 is supplied to a memory core 107 and a voltage drop power source 108.例文帳に追加

通常時においては、ＴＥＳＴフラグ信号が「Ｌ」であり、スイッチＳＷＡはオン、スイッチＳＷＢはオフとなり、メモリコア１０７及び降圧電源１０８には、同じ第１の昇圧回路１０４の出力が供給される。 - 特許庁

To provide a multicore system, and electronic control unit, a motor ECU, a control system, and an order execution method which enables each core to execute the order in parallel with each other by suppressing the increase in the memory capacity and regardless of whether it is a reentrant process or not.例文帳に追加

メモリ容量の増大を抑制して、また、リエントラントな処理か否かに関わらず、各コアが並行に命令を実行可能なマルチコアシステム、電子制御ユニット、モータＥＣＵ、制御システム及び命令実行方法を提供すること。 - 特許庁

Each processor core is placed in a power-saving mode or in a non-operating state, and the cache memory is brought into in a state capable of responding to a consistency management request, whereby the system continues operation as the whole and continuously manages the consistency.例文帳に追加

それぞれのプロセッサコアを節電モードすなわち非動作状態に置き、キャッシュメモリを一貫性管理要求に応答可能な状態に置くことにより、システムは全体として動作を持続し、一貫性を管理し続ける。 - 特許庁

A femtocell base station 1 is applied to a communication network made up of a core network device 2 and a mobile communication device 3, and comprises a memory module 11, a detection module 12, an extraction module 13, and an information processing module 14.例文帳に追加

フェムトセル基地局１は、コアネットワーク装置２及び移動通信機器３により構築された通信ネットワークに応用し、記憶モジュール１１、検出モジュール１２、抽出モジュール１３及び情報処理モジュール１４を備える。 - 特許庁

The interface chip IF receives address information ADD for identifying a memory cell and supplies a part thereof to the core chips CC0 to CC7 in common as chip selection information SEL for comparing with the chip identification information LID.例文帳に追加

インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。 - 特許庁

In the sound decoding processing part 17A, when a comparator 17b detects the specific pattern P, an initialization signal is given to a sound decoding processing core part 17c to initialize an internal state storage memory 18.例文帳に追加

そして、音声復号処理部１７Ａにおいて、比較器１７ｂにより上記特定パターンＰを検出すると音声復号処理コア部１７ｃに初期化信号を与えて内部状態格納メモリ１８を初期化するようにしたものである。 - 特許庁

The interface chip IF receives address information ADD for identifying a memory cell and supplies a portion thereof to the core chips CC0 to CC7 in common as chip selection information SEL for comparison with the chip identification information LID.例文帳に追加

インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。 - 特許庁

By providing them inside one logic simulation environment, the occurrence of the parity error can be controlled on a program during simulation execution fully using an address to the hard macro (memory) logic-simulating function model from a CPU core.例文帳に追加

これらを一つの論理シミュレーション環境内に設けることで、ＣＰＵコアからハードマクロ（メモリ）論理シミュレーション用機能モデルへのアドレスをフルに利用したシミュレーション実行中にパリティエラーの発生をプログラム上でコントロールできる。 - 特許庁

Among the primary coat 6, cushioning layer 7 and the secondary coat 8, which are successively formed on the outside of the core wire 4, 5 by heating/drawing, the shape memory alloy ribbon 3 is formed in the cushioning layer 7 by coating.例文帳に追加

形状記憶合金リボン３は、心線４，５を加熱／延伸させた後、心線４，５の外側に順次形成された一次被覆６，緩衝層７，二次被覆８のうちの緩衝層７の中にコーティングして形成される。 - 特許庁

A specific address area of a cache address area is set in a non-cache area setting register (4) with an area setting valid bit to a cache memory (8), when the specific address area is accessed by a CPU core (1) and when a corresponding area is set in the non-cache area by the area setting valid bit, an external memory is accessed.例文帳に追加

キャッシュメモリ（８）に対し、キャッシュアドレス領域の特定のアドレス領域を非キャッシュ領域設定レジスタ（４）に領域設定有効ビットともに設定し、この特定アドレス領域がＣＰＵコア（１）によりアクセスされたとき、対応の領域が非キャッシュ領域に領域設定有効ビットにより設定されているときには、外部のメモリに対しアクセスする。 - 特許庁

To provide an efficient deciding method for deciding which component is to obtain the control for an external port because the external port is a limited resource and commonly used by a direct memory access (DMA) control device and a processor core.例文帳に追加

外部ポートは制限された資源で、直接メモリアクセス（ＤＭＡ）制御装置及び処理装置コアが共用しなければならず、従ってどの構成部分が外部ポートの制御を取得すべきかを決定する効率的な裁定方法を与える。 - 特許庁

The IO block 5 includes a selection circuit 51 that mutually changes a combination of a data line and a pad connected to each other for each two data lines DL and two layered connection pads 21 of the memory core block 4 on the basis of an input address signal.例文帳に追加

ＩＯ部５は、メモリコア部４の２つのデータ線ＤＬおよび２つの積層接続パッド２１ごとに、相互に接続するデータ線とパッドの組み合わせを、入力されるアドレス信号に基づいて相互に変更可能な選択回路５１を有する。 - 特許庁

Ornament 3 are mounted at a core wire 2 consisting of a shape memory alloy formed to an annular shape of a fixed shape having a spacing S for mounting a fixture 1.例文帳に追加

また、従来の装身具において、芯線に針金等、只の金属性を用いたものでは、弾力性がないので、少しでも曲がったりすると癖が付いて元の形状に戻らなくなり、また保管時や携帯時に小さく折り畳んだりすることができない。 - 特許庁

The data processor includes split stacks including a 1st and a 2nd part; the 1st part is a register 704 arranged in the processing core of the data processor and the 2nd part is a memory device 802 arranged outside the processing fore.例文帳に追加

第１および第２の部分を含むスプリットスタックを含むデータ処理装置であって、第１の部分はデータ処理装置の処理コア内に配置されたレジスタ７０４であり、第２の部分は処理コアの外部に配置されたメモリ装置８０２である。 - 特許庁

In the optical memory head reproducing device, a plurality of vertical resonator surface emitting semiconductor laser elements are arranged in a matrix state in a laser element substrate part, also, a minute tip part is projected and provided on a core surface surrounded by cladding.例文帳に追加

光メモリヘッド再生装置においては、レーザ素子基板部に複数の垂直共振器表面発光半導体レーザ素子が行列に配列され、また、微細先端部がこの基板部上のクラッドで囲まれたコア表面上に突出し設けられている。 - 特許庁

To provide a device and a method for program generation for laser trimming which are free of a human miss even when the same memory core is used and does not have the necessary time for the generation affected by the experience, etc., of a program generator, a recording medium, and a laser trimming machine.例文帳に追加

同一のメモリコアを用いる場合に、人手によるミスがなく、作成に要する時間もプログラム作成者の経験等に左右されることがないレーザトリミング用プログラム作成装置、方法、記録媒体およびレーザトリミング装置を提供する。 - 特許庁

Accordingly, the partition/cluster inside a housing can be achieved, and resources including the CPU 1, a main memory 4, and devices under the control of the core I/O bridge circuit 6 and the I/O bridge circuit 7 can be kinetically assigned among nodes after the start of operation.例文帳に追加

これにより、筐体内パーティション／クラスタを実現し、稼動後においても、ＣＰＵ１と、メインメモリ４と、コアＩ／Ｏブリッジ回路６及び、Ｉ／Ｏブリッジ回路７配下のデバイスとを含めたリソースを、ノード間において動的に割り当て可能とする。 - 特許庁

In an embodiment, a graphics processing unit analyzes a frame group of video data by using at least one first processing core of plural processing cores to detect features of the video data, and applies a process associated with the detected features of the video data to audio data on a memory by using at least one second processing core of the plural processing cores.例文帳に追加

実施形態によれば、グラフィクスプロセッシングユニットは、複数のプロセッシングコア内の少なくとも一つの第１プロセッシングコアを用いてビデオデータのフレーム群を解析して前記ビデオデータの特徴を検出すると共に、前記複数のプロセッシングコア内の少なくとも一つの第２プロセッシングコアを用いて、メモリ上のオーディオデータに前記検出されたビデオデータの特徴に関連付けられた加工を施す。 - 特許庁

When a battery 5 is mounted, only a power source 41 for core of the processor LSI1 and a power source 46 for boot I/O are set to ON, and an environment in which the processor LSI1, a memory 2, and an interface 101 between the processor LSI1 and PMLSI4 can operate is provided.例文帳に追加

電池５の装着時にプロセッサＬＳＩ１のコア用バワーソース４１とブートＩ／Ｏ用パワーソース４６のみの電源をＯＮとし、プロセッサＬＳＩ１と、メモリ２と、プロセッサＬＳＩ１とＰＭＬＳＩ４との間のインタフェース１０１とが動作可能な環境を提供する。 - 特許庁

On the final stage of target program development, the buffer gate 9 is turned off, the debugging support function is stopped and only the emulation function based on the application system connected to the CPU core 19, emulation memory 47 and connecting socket 51 is executed so that the emulator can be disconnected from a host machine.例文帳に追加

ターゲットプログラム開発の最終段階で、バッファゲート９をＯＦＦして、デバッグ支援機能を停止し、ＣＰＵコア１９とエミュレーションメモリ４７と接続ソケット５１に接続された応用システムによるエミュレーション機能だけを行うので、ホストマシンから分離できる。 - 特許庁

When a roll paper 13 is set on the thermal printer 10 and the power is turned on, with the rotation of the roll paper 13, the bar code 15 of a winding core 14 is read by a bar code sensor 17, the manufacturing date of the thermal recording paper 12 is stored in a flash memory 21.例文帳に追加

ロール紙１３を感熱プリンタ１０にセットして電源を投入すると、ロール紙１３の回転に伴い、巻芯１４のバーコード１５がバーコードセンサ１７によって読み取られ、感熱記録紙１２の製造年月日がフラッシュメモリ２１に記憶される。 - 特許庁

When the network controller of the first storage node receives a command targeting the logical unit of the second storage node, the CPU core of the first storage node stores the command in the shared memory region associated with the logical unit controller of the second storage node.例文帳に追加

第１のストレージノードのネットワークコントローラが第２のストレージノードの論理ユニットを対象としたコマンドを受領したときは、第１のストレージノードのＣＰＵコアは、第２のストレージノードの論理ユニットコントローラに対応付けられた共用メモリ領域にコマンドを格納する。 - 特許庁

This semiconductor device is constituted of an interruption control circuit 3 for notifying that at least one of the processors 1 and 2 asserts or cancels the debugger interruption, of a core logic circuit 5 for exchanging signals with the outside of the semiconductor device and the processors 1 and 2 and of a memory 7.例文帳に追加

プロセッサ１，２の内、少なくともいずれか１つがデバッガ割り込みをアサートあるいは解除したことの通知を行う割り込み制御回路３と、半導体装置の外部及びプロセッサ１，２と信号のやり取りを行うコアロジック回路５と、メモリ７とで構成する。 - 特許庁

This architecture is composed of 8 multiplication accumulation hardware units, which are connected in parallel and have their paths selected and depends upon a DMA controller 120 to retrieve and write back data from and to a DSP memory without having a DSP core 110 intervene.例文帳に追加

このアーキテクチャは、並列に接続されて経路選択され多重化された８個の乗算累算ハードウエア・ユニットからなり、ＤＭＡコントローラ１２０に依存し、ＤＳＰコア１１０が介入することなくＤＳＰメモリとの間でデータの検索および書戻しを行う。 - 特許庁