「Direct Memory access」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A write operation using address information of the second bus by a direct memory access control unit is detected by a coincidence result of the second comparator and a set condition of a first register and is transmitted to a data processing unit.例文帳に追加

上記第２コンパレータの一致結果と第１レジスタの設定条件により上記ダイレクトメモリアクセス制御ユニットによる上記第２バスのアドレス情報を用いた書込動作みを検知して上記データ処理ユニットに伝える。 - 特許庁

The image processor extracts the image data processed by the image processing units from the processed commands output from the image processing units, and transfers the extracted image data to a second address space by direct memory access.例文帳に追加

また、画像処理装置は、画像処理部から出力された処理済のコマンドからその画像処理部によって処理された画像データを抽出し、抽出した画像データをダイレクトメモリアクセスにより第２のアドレス空間へ転送する。 - 特許庁

To reduce processing standby time in relation to DMA(Direct Memory access) transfer of a processor by efficiently executing the DMA transfer regarding a multichannel DMA controller to execute an arithmetic operation of a processor and data transfer in parallel.例文帳に追加

プロセッサの演算とデータの転送とを並列実行するための複数チャネルＤＭＡコントローラに関し，ＤＭＡ転送を効率良く実行させることによって，プロセッサのＤＭＡ転送に関係する処理待ち時間を削減する。 - 特許庁

A transfer source address setting detection unit 305 acquires a DMA transfer source address from the DMA transfer source region transfer start address setting among register settings performed to a DMAC (Direct Memory Access Controller) 302 more than once by a master 301.例文帳に追加

転送元アドレス設定検知部３０５は、マスタ３０１がＤＭＡＣ３０２に対して複数回行うレジスタ設定のうちＤＭＡ転送元領域の転送開始アドレス設定よりＤＭＡ転送元アドレスを取得する。 - 特許庁

A microcomputer 1 including a CPU 2 in its inside is provided with a 1st data transfer device 4 for controlling direct memory access transfer on external buses EDBUSA, EABUS of the microcomputer 1 and parallel execution of an internal bus access by the CPU 2 or the like and external data transfer control by the device 4 is made possible.例文帳に追加

ＣＰＵ（２）を内蔵するマイクロコンピュータ（１）に、当該マイクロコンピュータの外部バス（ＥＤＢＵＳＡ，ＥＡＢＵＳ）上でのダイレクト・メモリ・アクセス転送を制御する第１のデータ転送装置（４）を設け、第１のデータ転送装置による外部データ転送制御に並行して、マイクロコンピュータ内部のＣＰＵなどによる内部バスアクセスを可能とする。 - 特許庁

When a mode wherein compressed data are not transferred is set in data compression, a compressing/expanding core 503 carries on only a compressing process for data stored in a source FIFO memory 501 through a destination FIFO memory 502, measures the number of compressed data by an internal register 506, and controls the execution of destination DMA(direct memory access) for transferring the compressed data to the memory.例文帳に追加

データ圧縮時に圧縮したデータを転送しないモードが設定された場合に、圧縮／伸長コア５０３がデスティネーションＦＩＦＯメモリ５０２を介してソースＦＩＦＯメモリ５０１に記憶されるデータに対して圧縮処理のみを継続して、圧縮されたデータ数を内部レジスタ５０６により計測して、圧縮されたデータをメモリに転送するデスティネーションＤＭＡの実行を制御する構成を特徴とする。 - 特許庁

To provide an efficient deciding method for deciding which component is to obtain the control for an external port because the external port is a limited resource and commonly used by a direct memory access (DMA) control device and a processor core.例文帳に追加

外部ポートは制限された資源で、直接メモリアクセス（ＤＭＡ）制御装置及び処理装置コアが共用しなければならず、従ってどの構成部分が外部ポートの制御を取得すべきかを決定する効率的な裁定方法を与える。 - 特許庁

The CPU 2 of an MPU 1 comprises a main processor 6, a coprocessor 3 including the SIMD arithmetic logic units ALU0 to ALU3, the register file 4 for storing operation data for ALU0 to ALU3, and a direct memory access controller (DMAC) 15.例文帳に追加

ＭＰＵ１のＣＰＵ２は、メインプロセッサ６と、ＳＩＭＤ型の演算器ＡＬＵ０…ＡＬＵ３を含むコプロセッサ３と、ＡＬＵ０…ＡＬＵ３の演算データを格納するレジスタファイル４と、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１５とで構成されている。 - 特許庁

A transfer data counter 19 counts a data amount of a transport packet and the tag register 15, and a DMA (Direct Memory Access) 21 allows a changeover device 20 to transfer the transport packet with an output of the tag register 15 attached thereto to a RAM 27 on the basis of the count.例文帳に追加

転送データカウンタ１９はトランスポートパケットとタグ用レジスタ１５のデータ量とをカウントし、ＤＭＡ２１はこのカウント値に基づいて切替器２０でタグ用レジスタ１５の出力が付加されたトランスポートパケットをＲＡＭ２７へ転送する。 - 特許庁

The address filtering part 224 judges whether the CRC value of the destination MAC address of the frame exists in an address table stored by an address table managing part 225, performs filtering processing and supplies the frame to an DMA (Direct Memory Access) control part 226.例文帳に追加

アドレスフィルタリング部２２４は、当該フレームの宛先ＭＡＣアドレスのＣＲＣの値が、アドレステーブル管理部２２５により記憶されているアドレステーブル存在するか否かを判定してフィルタリング処理を行い、ＤＭＡ制御部２２６にフレームを供給する。 - 特許庁

To suppress the number of external terminals which are increased by outputting information for identifying a data transfer channel related to a data transfer request by a master chip, to a minimum in the case of providing a direct memory access(DMA) transfer request generated in a slave chip to the master chip.例文帳に追加

スレーブチップ内で発生したＤＭＡ転送要求をマスタチップに与える場合にデータ転送要求に係るデータ転送チャネルをマスタチップで識別するための情報出力によって増える外部端子の数を最小限に抑える。 - 特許庁

A bit configuration of a test mat is reduced by enabling an access to a memory mat with the largest bit width unit in a valid bit width modifiable according to a designation from the outside by setting a data size alignment circuit in a direct peripheral circuit.例文帳に追加

データサイズアライメント回路を直接周辺回路に設け、外部からの指定に応じて変更可能な有効ビット幅における最大のビット幅単位でメモリマットをアクセス可能とすることで、検査マットのビット構成の低減化を達成する。 - 特許庁

A first DMA (direct access memory) processing part 54 transfers control data to a first control part by DMA means 54_-1 to 54_-n, and a second DMA processing part 56 transfers control data to a second control part 36 by DMA means 56_-1 to 56_-m.例文帳に追加

第１ＤＭＡ処理部５４は、ＤＭＡ手段５４_−１〜５４_−ｎにより第１制御部へ制御データを転送し、第２ＤＭＡ処理部５６はＤＭＡ手段５６_−１〜５６_−ｍにより第２制御部３６へ制御データを転送する。 - 特許庁

When a CPU 10 directly accesses the waveform memory 21, a CS signal generation part 26 supplies a chip select signal CS2 to a direct access circuit 36 with a high-order address supplied from the CPU 10 to the CS signal generation part 26.例文帳に追加

ＣＰＵ１０が波形メモリ２１に直接アクセスする際には、ＣＰＵ１０からＣＳ信号発生部２６に供給された上位アドレスにより、ＣＳ信号発生部２６は直接アクセス回路３６へチップセレクト信号ＣＳ２を供給する。 - 特許庁

A direct memory access control part reads description contents of a descriptor table designated in accordance with a sequence and uses an address in the areas for descriptor-side addresses or the area for the register-side address in accordance with contents of the option information.例文帳に追加

そして、ダイレクトメモリアクセス制御部は、シーケンスに応じて指定されるディスクリプタテーブルの記述内容を読み取り、前記オプション情報の内容に応じて、前記ディスクリプタ側アドレスの領域またはレジスタ側アドレスの領域のいずれかのアドレスを用いる。 - 特許庁

Information processing controllers 11, 12, 13 and 14 in the information processing devices 1, 2, 3 and 4 are each composed by connecting, via a bus 29, a main processor 21, a sub-processor 23, a DMAC (direct memory access controller) 25 and a DC (disc controller) 27.例文帳に追加

情報処理装置１，２，３および４内の情報処理コントローラ１１，１２，１３および１４は、それぞれメインプロセッサ２１、サブプロセッサ２３、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）２５およびＤＣ（ディスクコントローラ）２７を、バス２９を介して接続したものとする。 - 特許庁

When acquiring from the command list a data acquisition command instructing data acquisition, the image processing input circuit acquires the image data from the memory by direct memory access using an address instructed by a register control command, generates a data processing command including the acquired image data, and sends the data processing command to the image processing circuit.例文帳に追加

そして、画像処理入力回路は、コマンドリストからデータ取得を指示するデータ取得コマンドを取得した場合は、レジスタ制御コマンドにより指示されたアドレスを用いてメモリからダイレクトメモリアクセスにより画像データを取得し、取得した画像データを含むデータ処理コマンドを生成して画像処理回路へ送出する。 - 特許庁

When a command for cancellation is issued after a command for that is issued, the channel controller 101 writes it to a 1st interruption flag register 111 by DMA(direct memory access) control not through an FIFO memory 28 differently from ordinary commands and sends it to a 2nd interruption flag register 112 to set a flag ON.例文帳に追加

そのためのコマンドを発した後に取り消しのコマンドを発すると、チャネル制御装置１０１は通常のコマンドと異なりＦＩＦＯメモリ２８を介することなくこれを第１の中断フラグレジスタ１１１にＤＭＡ制御で書き込み、第２の中断フラグレジスタ１１２に伝達してフラグをオンにする。 - 特許庁

Furthermore, an invalidation bit (101) is set, all the pieces of data in the memory in the specific address area are invalidated, whether or not an address area at a transfer destination is included in the set address area in the case of DMA(direct memory access) transfer is detected by an inclusion detecting circuit (108) and the invalidation bit is forcibly set according to its result.例文帳に追加

さらに、無効化ビット（１０１）を設定して、この特定アドレス領域内のメモリ内のデータをすべて無効化し、またＤＭＡ転送時において、転送先アドレス領域をこの設定アドレス領域に含まれるか否かを包含検出回路（１０８）で検出し、その結果に従って無効化ビットを強制的にセットする。 - 特許庁

The system protecting apparatus which is safe in a virtualized environment includes a domain unit including a plurality of domains, each having at least one device driver; a system resource unit forming hardware of a device; a DMA (direct memory access) driver; and a control unit including an access control module which controls the access of the domain unit to the system resource unit in the virtualized environment.例文帳に追加

本発明の一実施形態による仮想化環境での安全なシステム保護装置は、少なくとも一つのデバイスドライバを含むドメインを多数個具備するドメイン部、デバイスのハードウェアを構成するシステム資源部、およびＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）ドライバおよび仮想化環境で前記システム資源部に対して前記ドメイン部の接近動作を制御する接近制御モジュールを具備する制御部を含む。 - 特許庁

Consequently, a low-order address is supplied from the CPU 10 to the direct access circuit 36 and the high-order address previously stored in a high-order AD register 30a and a read address generated with the low-order address are supplied to the waveform memory 21 through a selector 35.例文帳に追加

これにより、ＣＰＵ１０から直接アクセス回路３６へ下位アドレスが供給され、予め上位ＡＤレジスタ３０ａに記憶されていた上位アドレスと、上記下位アドレスとにより作成された読出アドレスがセレクタ３５を介して波形メモリ２１に供給される。 - 特許庁

To improve image formation carried out in a printer by suppressing arising of such a problem that DMA (direct memory access) setting is not in time for a data request signal in spite of high image quality and high definition of images in a technique for inputting video data to the printer by DMA.例文帳に追加

ＤＭＡによりビデオデータをプリンタに入力する技術において、画像の高画質・高精細化に拘わらず、ＤＭＡ設定がデータ要求信号に間に合わないという問題の発生を抑制して、プリンタで実行される画像形成を良好なものとする。 - 特許庁

The data DMA(direct memory access)- transferred from a packet area are stored in a transmission FIFO buffer, and when the number of bytes of the data received by the transmission FIFO buffer exceeds the transmission start threshold set at the transmission control part after the start of the DMA, the transmission control part starts the transmission of the data.例文帳に追加

パケット領域からDMA で転送されたデータは、送信FIFOバッファに格納され、DMA 開始後、送信FIFOバッファに受け取られたデータのバイト数が送信制御部に設定された送信開始しきい値を越えると、送信制御部はデータの送信を開始する。 - 特許庁

The converted data are outputted to a first-in first-out(FIFO) 32/34 by a buffer 44 and outputted through a direct memory access controller 20 to a high-speed bus 50 so that these data are transmitted through the high-speed bus 50 to a recording device or the like and recorded.例文帳に追加

変換されたデータはバッファ４４によってＦＩＦＯ３２／３４に出力され、ＦＩＦＯ３２／３４およびＤＭＡコントローラ２０を介して高速バス５０に出力されるので、高速バス５０を通して、記録装置などに伝送され、記録される。 - 特許庁

To provide a communication control circuit for receiving data having a frame constitution of an HDLC (high-level data link control) procedure, and transferring the received data in a DMA (direct memory access) system capable of efficiently performing processing of received data, and to provide a communication control apparatus, a microcomputer and an electronic apparatus.例文帳に追加

ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、受信データの処理を効率よく行うことが可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供。 - 特許庁

To improve image formation carried out in a printer by suppressing arising of such a problem that DMA (direct memory access) setting is not in time for a data request signal in spite of high image quality and high definition of images in a technique for inputting a video data to the printer by DMA.例文帳に追加

ＤＭＡによりビデオデータをプリンタに入力する技術において、画像の高画質・高精細化に拘わらず、ＤＭＡ設定がデータ要求信号に間に合わないという問題の発生を抑制して、プリンタで実行される画像形成を良好なものとする。 - 特許庁

To provide a DMA (direct memory access) circuit incorporating a CPU peripheral device, the circuit being configured as a high-speed, low-cost and highly functional system so as to reduce a load on a CPU by writing various instructions from the CPU without the intermediary of execution by the CPU, after finishing of DMA.例文帳に追加

ＤＭＡ終了後にＣＰＵからの各種命令の書込みを、ＣＰＵを介さず行うことによりＣＰＵの負荷を軽減して高速且つ安価に高機能なシステムを構成できるＣＰＵ周辺デバイス内蔵のＤＭＡ回路を提供する。 - 特許庁

To provide a processor integrated circuit capable of reducing hardware design manhours, in a processor integrated circuit provided with (n) processors (n is a natural number not smaller than 2) different in latency of DMA (Direct Memory Access) and (n) DMA mediation circuits for executing DMA via arithmetic units by mediating access to the respective processors.例文帳に追加

ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）のレイテンシが異なるｎ（ｎは２以上の自然数）個のプロセッサと、各プロセッサに対するアクセスを調停し、演算器を介してＤＭＡを行うｎ個のＤＭＡ調停回路とを備えたプロセッサ集積回路において、ハードウェア設計工数を削減できるプロセッサ集積回路を提供する。 - 特許庁

When determined as the execution subject of the arithmetic processing, the sequential arithmetic processing unit 54 reads the image data of the processing target from the RAM 53 by a DMA (Direct Memory Access) part, performs calculation to the image data, and sends the image data after the calculation to the RAM 53 by the DMA part.例文帳に追加

逐次演算処理部５４は、演算処理の実行主体として決定された場合、処理対象の画像データをＤＭＡ部によりＲＡＭ５３から読み出し、画像データに対して演算を行い、演算後の画像データをＤＭＡ部によりＲＡＭ５３に送る。 - 特許庁

To provide a highly efficient DMA(direct memory access) controller, having a reduced circuit scale and easily designed by providing a DMA request with parameters such as priority, timing information and cancel information, previously reserving one of the parameters and executing DMA transfer based on a set parameter.例文帳に追加

優先度、及びタイミング情報、キャンセル情報などのパラメータをＤＭＡ要求に持たせ、上記パラメータを前もって予約することができ、且つ設定された上記パラメータに従ったＤＭＡ転送が実行でき、回路規模が少なく、容易に設計可能な高性能ＤＭＡコントローラを提供する。 - 特許庁

The buffer server 14 receives the transfer of multimedia information by the remote direct memory access function from the disk server 15 via a plurality of connections corresponding to bands required for transfer of multimedia information based on a reproduction request from a terminal 11 and distributes the multimedia information to the terminal 11.例文帳に追加

バッファサーバ１４は、端末１１からの再生要求に基づくマルチメディア情報の転送に必要な帯域に対応した複数のコネクションを介してディスクサーバ１５から遠隔ダイレクトメモリアクセス機能によりマルチメディア情報の転送を受け、端末１１に配信する。 - 特許庁

In the four-phase clock signal preparation system 1, according to a preset program 4, a CPU 3 outputs a signal when the count value of clock signals of an oscillator 2 by a counter 5 becomes a preset comparative value and corresponding to the output from this counter 5, pattern data stored in a memory 6 are selectively read out and outputted to an external interface 8 by a direct memory access controller 7.例文帳に追加

４相クロック信号作成システム１においては、ＣＰＵ３が予め設定されたプログラム４にしたがって、カウンタ５による発振子２のクロック信号のカウント値が予め設定された比較値になると出力し、このカウンタ５からの出力により、ダイレクトメモリアクセスコントローラ７がメモリ６に格納されているパターンデータを選択して読み出して、外部インターフェース８に出力する。 - 特許庁

The image processor is realized by combining respective functions for scan data generation, generates scan data at a high speed by the band memory of small capacity regardless of color/monochrome by transfer using chain DMA (direct memory access) with no interposition of a CPU halfway and can constitute hardware flexible to a specification change, such as a change in the number of nozzles of a print head and in a print pattern.例文帳に追加

この画像処理装置は、スキャンデータ生成の為の各機能を組み合わせて実現し、途中ＣＰＵの介在の無いチェーンＤＭＡを用いた転送でカラー・モノクロを問わず小容量のバンドメモリでスキャンデータを高速生成すると共に、印字ヘッドのノズル数や、印字パターンの変更など仕様変更に対して柔軟なハードウェアを構成することができる。 - 特許庁

A standby CPU board is connected as a peripheral device to a current CPU board with an existing peripheral bus, and the current CPU board is operated in the system mode and the standby CPU board is operated in the peripheral mode to realize direct memory access from the standby CPU board to the main storage of the current CPU board.例文帳に追加

予備系ＣＰＵボードを現用系ＣＰＵボードに既存のペリフェラルバスにより周辺機器として接続し、現用系ＣＰＵボートをシステムモードとし、予備系ＣＰＵボードをペリフェラルモードとして動作させることで、予備系ＣＰＵボードから現用系ＣＰＵボードの主記憶へのダイレクトメモリアクセスを可能にする。 - 特許庁

At that time, to perform comparison to check whether deviation occurs and to more accurately calculate the two pieces of above time information of a fixed period, DMAC (direct memory access controller) transfer completion interruption to be used for PCM data transfer is used as a latching trigger of an internal reference clock counting part for reproducing a clock synchronized with a broadcasting station.例文帳に追加

その際、ズレが生じているかの比較の為、一定期間の上記２つの時間情報をより正確に求める為に、ＰＣＭデータ転送に用いるＤＭＡＣ転送完了割り込みを放送局に同期したクロックを再現する内部基準クロックカウント部のラッチ用トリガとして使用する。 - 特許庁

This direct memory access controller has one request signal input terminal for receiving a request signal while at least one of the plurality of requesting devices outputs the request signal, one acknowledge signal output terminal for outputting an acknowledge signal to the plurality of requesting devices, and a control circuit.例文帳に追加

ダイレクトメモリアクセスコントローラは、複数のリクエスト装置のうちの少なくとも１個がリクエスト信号を出力している間はリクエスト信号を入力する１個のリクエスト信号入力端子と、複数のリクエスト装置へアクノリッジ信号を出力するための１個のアクノリッジ信号出力端子と、制御回路とを有する。 - 特許庁

The display signal generating unit 6 supplies image data (RGB data) inputted from a DMA (direct memory access) unit 5 together with image synchronizing signals (horizontal synchronizing signals, vertical synchronizing signals and pixel clocks) according to predetermined timing instructed by a control unit 3 to the first display unit 1 and the second display unit 2 in parallel.例文帳に追加

表示信号発生部６は、ＤＭＡ部５から入力された画像データ（ＲＧＢデータ）を、制御部３より指示された所定のタイミングに従った画像同期信号（水平同期信号、垂直同期信号、画素クロック）とともに、第１の表示部１および第２の表示部２へ並列に供給する。 - 特許庁

To provide a communication system and a communication method which increase a channel utilization ratio even when a error has occurred in one or more channel by making a DMA(direct memory access) controller process packet data received in a channel without an error in a communication system that sends and receives packet data via a communication channel.例文帳に追加

通信チャンネルを介してパケットデータを送受信する通信システムにおいて、一つ又はそれ以上の通信チャンネルにエラーが生じてもＤＭＡ制御器はエラーの生じていない他のチャンネルに受信されるパケットデータを処理して、チャンネル活用率を高める通信システム及び通信方法を提供する。 - 特許庁

To provide a DMA (direct memory access) controller, a printer, and a DMA control method that, even in a DMA transfer, transfers a USB (universal serial bus) packet with the amount of data corresponding to the DMA transfer by configuring the DMA transfer for a given amount of USB packet data to a USB interface controller.例文帳に追加

ＵＳＢインタフェース制御装置に対する任意のデータ量のＵＳＢパケットデータのＤＭＡ転送を設定し、ＤＭＡ転送を行った場合においても、該ＤＭＡ転送に応じたデータ量のＵＳＢパケットを転送可能としたＤＭＡ制御装置、印刷装置、及びＤＭＡ制御方法を提供する。 - 特許庁

This cluster-configured file server is configured to mutually hold data in a memory to be used as the cache of data between cluster nodes by an RDMA(Remote Direct Memory Access), and to improve the availability of the data against any hardware failure, and to shorten a service stop period by making it unnecessary to perform data succession processing in the fail-over processing of the nodes.例文帳に追加

クラスタ構成をとるファイルサーバにおいて、データのキャッシュとして使用されるメモリ内のデータをＲＤＭＡ（Ｒｅｍｏｔｅ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）によりクラスタノード間で相互に保持することにより、ハードウェア障害に対するデータの可用性を向上させるとともに、ノードのフェイルオーバ処理におけるデータ引継ぎ処理を不要とすることにより、サービス停止期間を短縮可能とする - 特許庁

A data processor by one embodiment comprises: a first direct memory access (DMA) unit; and a plurality of processing units each having a plurality of data ports which are coupled to each other and programmable to allow data flow from one of the processing units to the other and from one of the processing units to the DMA unit.例文帳に追加

一態様によるデータプロセッサは、第１のダイレクトメモリアクセス（ＤＭＡ）ユニットと、それぞれが複数のデータポートを有する複数の処理ユニットであって、データポートは互いに結合され、処理ユニットのいずれか１つから他の１つへのデータフロー、及び処理ユニットのいずれか１つからＤＭＡユニットへのデータフローを可能とするようにプログラム可能である処理ユニットとを有する。 - 特許庁

To significantly improve convenience of data processing by storing all of image data in a primary storage device, namely, a memory that allows direct access to any part of the image data, in a device that collects a large amount of image data in a defect inspection device or the like for semiconductor photomasks and allows a computer to detect defects on photomasks on the basis of the image data.例文帳に追加

半導体用フォトマスクの欠陥検査装置等の大量の画像データを収集し、その画像データに基づいてコンピュータがフォトマスク上の欠陥を検出する装置などでは、画像データの任意の部分に直接アクセスできる一次記憶装置、即ちメモリ上にその全てを収納できるならばデータ処理の利便性が飛躍的に向上する。 - 特許庁

After an I/FDMA block 105 has transferred image data to discrete addresses in the region of a DRAM 106 by a direct memory access, and developed them, a head DMA block 108 reads the image data in the region of the DRAM 106 by addresses which continue in the arrangement direction of recording heads, and transfers the image data to a recording head 103.例文帳に追加

Ｉ／ＦＤＭＡブロック１０５が画像データをＤＲＡＭ１０６領域内の離散したアドレスにダイレクトメモリアクセスにより転送して展開した後、ヘッドＤＭＡブロック１０８がＤＲＡＭ１０６領域内の画像データを前記記録ヘッドの配列方向に連続するアドレスで読み出し記録ヘッド１０３に転送する構成を特徴とする。 - 特許庁

The initiator device can execute a RDMA action to the target device by direct read or write from or to the RDMA area, and executes a read from a confirmation area related to the RDMA area of the target device in a memory area of the first bus in order to obtain access confirmation information for a RDMA transaction.例文帳に追加

イニシエータデバイスは、ＲＤＭＡ領域から直接読み取り又は書き込むことによってターゲットデバイスに対してＲＤＭＡ動作を実行することができ、ＲＤＭＡトランザクションに関するアクセス確認情報を取得するには、第１バスのメモリ領域内のターゲットデバイスのＲＤＭＡ領域に関連する確認領域から読み取りを実行する。 - 特許庁

The display control device 101 is provided with a RAM 130 for storing still image data, a direct memory access (DMA) controller 1141 for reading out the still image data from the RAM 130, temporarily storing the read data and transferring the data to the display device 102, a CPU 111 for controlling the transfer speed of the still image data from the DMA controller 1141, and a register 1142.例文帳に追加

本発明の表示制御装置１０１は、静止画像データを格納するＲＡＭ１３０と、ＲＡＭ１３０からの前記静止画像データを読み出して一時的に保持し表示装置１０２に転送するダイレクトメモリアクセスコントローラ１１４１と、ダイレクトメモリアクセスコントローラ１１４１からの前記静止画像データの転送速度を調整するＣＰＵ１１１及びレジスタ１１４２と、を具備している。 - 特許庁