「Field Programmable Gate Array」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To prevent malfunction of a microcomputer in an electronic device having an FPGA (Field Programmable Gate Array) and a microcomputer that terminates initialization earlier than the completion of configuration of the FPGA.例文帳に追加

ＦＰＧＡと、ＦＰＧＡのコンフィグレーション終了より早く初期化を終了するマイコンとを有する電子機器において、マイコンの誤動作を防止する。 - 特許庁

The lab work is based on a workstation equipped with a single field programmable gate array chip and software tools for entering, editing, and analyzing designs. 例文帳に追加

研究所の作業は,単一フィールドのプログラム可能ゲートアレイチップ,および設計の入力・編集・分析用ソフトウェア・ツールを備えたワークステーションに基づいている． - コンピューター用語辞典

Architectural considerations for cryptanalytic hardware, by Ian Goldberg and David Wagner, is a 1996 study that explores cracking DES and related ciphers by using field-programmable gate array chips. 例文帳に追加

暗号分析ハードのアーキテクチャに関する検討（Ian Goldberg and David Wagner）は1996年の研究で、DESなどの暗号をプログラマブル・ゲートアレイチップを使ってクラックする方法を検討している。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

To provide a data transmission control apparatus for allowing an FPGA (Field Programmable Gate Array) to reliably receive program data in programming the FPGA and reducing the time required for the programming.例文帳に追加

ＦＰＧＡのプログラミングに際して、ＦＰＧＡがプロラムデータを確実に受け取ることができ、かつ、プログラミングの時間を短縮するデータ送出制御装置を提供する。 - 特許庁

When a failure occurs on each substrate 10, 20, 30, a control circuit (a CPU 11, an FPGA (Field Programmable Gate Array) 13, a BMC (Baseboard Management Controller) 21, an SFP (Small Form-Factor Pluggable) 31, a PXH 32) on each substrate detects the failure, and stores it in an NVRAM 22.例文帳に追加

各基板１０，２０，３０で障害が発生すると、各基板上の制御回路（ＣＰＵ１１，ＦＰＧＡ１３，ＢＭＣ２１，ＳＦＰ３１，ＰＸＨ３２）が、その障害を検出し、ＮＶＲＡＭ２２に記憶する。 - 特許庁

To reduce the power consumption of a reconfigurable integrated circuit such as an FPGA (Field-Programmable Gate Array) by decreasing leakage current of an SRAM.例文帳に追加

本発明は、ＳＲＡＭの漏れ電流を削減することによりＦＰＧＡのような再構成可能集積回路の低消費電力化を実現することを課題とする。 - 特許庁

The control unit 18 has a CPU (a microcomputer), an FPGA (a field programmable gate array), a digital-analog (D/A) converter, an analog-digital (A/D) converter and the like.例文帳に追加

制御部１８は、ハードウェア的には、ＣＰＵ（マイクロコンピュータ）、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）、ディジタル−アナログ（Ｄ／Ａ）変換器，アナログ−ディジタル（Ａ／Ｄ）変換器等を有している。 - 特許庁

To provide an ECU capable of responding to a change of control object, when it is a minute change, without change of an interface board and a program of FPGA (field programmable gate array).例文帳に追加

制御対象の変更が細部の変更である場合に、インターフェイスボードとＦＰＧＡのプログラム変更をしなくとも対処可能なＥＣＵを提供すること。 - 特許庁

To allow a control program for microprocessor and a program for FPGA (Field Programmable Gate Array) configuration to be downloaded in an onboard state with a channel system package operated.例文帳に追加

通話路系パッケージを稼動したまま、オンボードでマイクロプロセッサ用制御プログラムやＦＰＧＡコンフイグレーション用プログラムをダウンロード可能な通話路系パッケージを提供する。 - 特許庁

By compiling a trigger condition program prepared in a hardware-description language and supplying it for an FPGA(field programmable gate array) 20 through the use of a computer 30, etc., a trigger condition distinguishing circuit is formed.例文帳に追加

コンピュータ３０等を用いてハードウェア記述言語で作成したトリガ条件プログラムをコンパイルしてＦＰＧＡ２０に送ることにより、トリガ条件判別回路を形成する。 - 特許庁

Accordingly, the field programmable gate array can be sampled at a speed at least 8 times as large as an actual transfer rate, thus improving the speed and precision of target detection.例文帳に追加

これにより、フィールドプログラマブル・ゲート・アレイが、実際の転送レートの少なくとも８倍の速度でサンプリングすることが可能になり、これによって、目標検出の速度および精度が向上する。 - 特許庁

The digital circuit 81 and 82, capable of being re-built use a FPGA(field programmable gate array), for example, and load a desired program into the memory of the FPGA, and conduct processings in accordance with the program.例文帳に追加

再構築可能なディジタル回路８１、８２はたとえば、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレー）を用い、ＦＰＧＡのメモリに希望するプログラムをロードして、そのプログラムに従って処理を行う。 - 特許庁

To effectively prevent reduction of continuous working ratio due to a situation in which the logic of FPGA (field programmable gate array) for controlling picture capturing processing is rewritten by noise carelessly.例文帳に追加

画像の取込処理制御用のＦＰＧＡ（フィールドプログラマブルゲートアレイ）のロジックがノイズなどにより不用意に書き換えられる事態に起因した連続稼働率の低下を効果的に防止すること。 - 特許庁

The electronic device is provided with a data reception section that receives prescribed data externally and control sections 1 and 6 that write the prescribed data received by the data reception section to the field programmable gate array 7.例文帳に追加

外部から所定のデータを受信するデータ受信部と、このデータ受信部によって受信した所定のデータを、フィールドプログラマブルゲートアレイ７に書き込む制御部１，６とを備える。 - 特許庁

To provide a controller for detecting a setting state of a programmable device such as an FPGA(Field Programmable Gate Array) that detects the configuration of the programmable device as a whole circuit so as to control the operation of the circuit thereby enhancing the surety of the circuit operation and minimizing wasteful works of a user.例文帳に追加

ＦＰＧＡ等のプログラマブルデバイスのコンフィグレーションを回路全体で検出して回路の動作を制御することにより回路の動作の確実性を向上させるとともに、ユーザの無駄な作業を極力減らすことができるプログラマブルデバイスの設定検出制御装置を提供する。 - 特許庁

A FPGA (Field Programmable Gate Array) 403 functions as an initiation mode setting circuit for setting an initiation mode when initiating a CPU 401 by loading data for initiation stored in a PROM 402 to a circuit setting memory 404.例文帳に追加

ＦＰＧＡ４０３は、ＰＲＯＭ４０２に記憶された起動用データを回路設定メモリ４０４にロードし、ＣＰＵ４０１を起動する際の起動モードを設定する起動モード設定回路として機能する。 - 特許庁

Control boards CB1-CBn each are mounted with FPGA (Field Programmable Gate Array) 1-FPGA m that are lower layer devices controlled from an upper layer device, and configured by one group of the lower layer devices, and have the same configuration.例文帳に追加

制御基板ＣＢ１〜ＣＢｎは、上位層デバイスからの制御を受ける下位層デバイスであるＦＰＧＡ１〜ＦＰＧＡｍを搭載しており、下位層デバイスの１つのグループで構成され、何れも同じ構成を有している。 - 特許庁

A FPGA (field programmable gate array) 310 allows LDs (laser diodes) 361, 362 to emit laser beams, at the output luminance determined by the luminance increased image display control unit 316, over a prescribed range of the projection region in the return section.例文帳に追加

そして、ＦＰＧＡ３１０は、ＬＤ３６１，３６２に、輝度上昇画像表示制御部３１６にて決定した出力輝度にて、戻り区間における投影領域の所定範囲に亘ってレーザ光を出射させる。 - 特許庁

To provide a memory interface control method of an integrated circuit such as an LSI or an FPGA(Field Programmable Gate Array) which can access a memory at an optimum timing by recognizing an access timing suitable for a memory property even if the memory is replaced.例文帳に追加

本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。 - 特許庁

Pin assignment information of an FPGA(field programmable gate array)/PLD(programmable logic device) component and a substrate is extracted from data of a logic circuit diagram of the substrate with the FPGA/PLD component mounted, and the pin assignment information is used to prepare a pin correspondence table for regulating the pin assignment of the FPGA/PLD component on the substrate.例文帳に追加

ＦＰＧＡ／ＰＬＤ部品を搭載した基板の論理回路図のデータからＦＰＧＡ／ＰＬＤ部品及び基板のピンアサイン情報を抽出し、このピンアサイン情報を用いて基板上におけるＦＰＧＡ／ＰＬＤ部品のピンアサインを規定するピン対応表を作成する。 - 特許庁

A wide dynamic range circuit 4 carries out wide dynamic range correction on subject image data and outputs the corrected image data to an FPGA (field programmable gate array) 16 and also carries out wide dynamic range correction on recorded image data read from a recording medium 7.例文帳に追加

ワイドダイナミックレンジ回路４は、被写体画像データに対するワイドダイナミックレンジ補正を行ってＦＰＧＡ１６へ出力すると共に、記録メディア７から読み出された記録画像データに対するワイドダイナミックレンジ補正を行う。 - 特許庁

In addition, circuit data to an FPGA (field programmable gate array) 112 on the target board 101 is changed and an external interface for connecting the target board 101 and an external input/output device 103 is controlled through a network 106.例文帳に追加

また、ターゲットボード１０１上のＦＰＧＡ１１２に対する回路データの変更と、ターゲットボード１０１と外部入出力装置１０３を接続する外部インターフェースの制御を、ネットワーク１０６を介して行えるようにする。 - 特許庁

An HW (Hardware) emulator part 106 operates the asynchronous circuit constructed on an FPGA (Field Programmable Gate Array) by a plurality of clock signals based on the circuit data while generating a signal in time of the metastable from the pseudo metastable generation circuit 300.例文帳に追加

ＨＷエミュレータ部１０６が、当該回路データに基づいてＦＰＧＡ上に構築された非同期回路を疑似メタステーブル発生回路３００からメタステーブル時の信号を発生させつつ複数のクロック信号により動作させる。 - 特許庁

When complex data I and Q outputted from a reconfigurable circuit 12 are matched with a fixed multiplexing condition in FPGA (field programmable gate array), a multiplexing circuit 241 multiplexes and stores the corresponding data I and Q in a memory 20.例文帳に追加

ＦＰＧＡにおいて、リコンフィギュラブル回路１２から出力される複素データＩとＱとが、一定の多重化条件に合致する場合には、多重化回路２４１は、対応するデータＩとＱを多重化してメモリ２０に格納する。 - 特許庁

A field-programmable gate array (FPGA) may include data receiver and/or transmitter circuitry that is adapted to receive and/or transmit data at any frequency(ies) or data rate(s) in a wide range of possible frequencies or data rates.例文帳に追加

ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。 - 特許庁

To provide a safety protection instrumentation system and a method for handling it which can prevent errors caused by static logic faults and the timing of signal processing in the safety protection instrumentation system for a reactor using hardware logic such as a field programmable gate array (FPGA).例文帳に追加

ＦＰＧＡなどのハードウエアロジックを用いた原子炉の安全保護計装システムにおける、スタティックな論理誤りや信号処理のタイミングに起因するエラーを防止することが可能な安全保護計装システムおよびその取扱方法を提供する。 - 特許庁

In the case of performing logic compiling, a switch 160 is switched over, a compile program is loaded onto a logic device FPGA(field programmable gate array) 120 from a memory 140, and design data stored in a magnetic disk 150 are applied to the logic device FPGA 120 through a memory 170.例文帳に追加

論理コンパイルを行う場合、スイッチ１６０を切換え、メモリ１４０よりコンパイルプログラムを論理デバイスＦＰＧＡ１２０にロードし、磁気デイスク１５０に格納された設計データをメモリ１７０を介して論理デバイスＦＰＧＡ１２０に印加する。 - 特許庁

While a Hi-level FPGA (Field Programmable Gate Array) initialization complete signal output by an FPGA initialization circuit 134 is supplied to a CPU 121, a Low-level FPGA initialization complete signal is supplied to a reset part 126 as a watchdog invalidation signal.例文帳に追加

ＦＰＧＡ初期化回路１３４から出力されるＨｉレベルのＦＰＧＡ初期化完了信号をＣＰＵ１２１に与える一方、ＬｏｗレベルのＦＰＧＡ初期化完了信号をウオッチドッグ無効信号としてリセット部１２６に与える。 - 特許庁

Each galvano control part 22(n) is provided with a field programmable gate array (FPGA) 50(n) of one chip, digital-analog conversion circuits (DAC) 60(n), 62(n) for X axis and Y axis, and galvano driving circuits 64(n), 66(n) for X axis and Y axis.例文帳に追加

各ガルバノ制御部２２(n)は、１チップのフィールドプログラマブル・ゲートアレイ（ＦＰＧＡ）５０(n)と、Ｘ軸およびＹ軸用のディジタル−アナログ変換回路（ＤＡＣ）６０(n)，６２(n)と、Ｘ軸およびＹ軸用のガルバノ駆動回路６４(n)，６６(n)とを有している。 - 特許庁

To control the output signal of a board having respective functions in a controller at the actuation of an FPGA (field programmable gate array) or when a fault when the FPGA is used for the board and the signal such as data is outputted from the board.例文帳に追加

本発明は、制御装置内の各々の機能を有したボードにＦＰＧＡを利用してこのボードからデータ等の信号を出力する場合に、ＦＰＧＡの起動時や障害が発生した時にその出力信号を制御するようにする。 - 特許庁

This device is provided with a field programmable gate array 11 which is rewritable in on-board state, is provided with a main function as a programmable controller and performs processing to a sequence instruction and a microprocessor 3 which has a network interface function executable parallelly with the operation of the main function of the programmable controller and performs processing to a microprocessor instruction besides a sequence instruction.例文帳に追加

オンボードにて書替え可能であり、プログラマブルコントローラとしての主要機能を備え、シーケンス命令に対する処理を行うフィールドプログラマブルゲートアレイ１１と、前記プログラマブルコントローラとしての主要機能の動作と並列的に実行可能なネットワークインタフェース機能を有し、前記シーケンス命令以外のマイクロプロセッサ命令に対する処理を行うマイクロプロセッサ３を備える。 - 特許庁

To provide a sampling frequency conversion circuit without using an FPGA(field programmable gate array) though the FPGA of a high integrated degree for facilitating logic change is conventionally required for each system since the conversion ratio is different by an applied system.例文帳に追加

標本化周波数変換回路では、その変換比率が適用システムにより異なるため、システム毎に高集積度で論理変更が容易なＦＰＧＡが必要とされていたが、ＦＰＧＡを用いることなく標本化周波数変換回路を実現する事を目的する。 - 特許庁

To solve the problems that a configuration flash ROM (Read Only Memory) is used for configuring an FPGA (Field Programmable Gate Array), wherein it takes a long time for configuration because start-up time of the flash ROM is long and consequently it takes a log time to start the FPGA.例文帳に追加

ＦＰＧＡをコンフィギュレーションする際に、コンフィギュレーション専用フラッシュＲＯＭを用いていたが、このフラッシュＲＯＭの起動時間が長いのでコンフィギュレーションに時間がかかり、ＦＰＧＡが起動するまでの時間が長くなってしまうという課題を解決する。 - 特許庁

To realize low power consumption and a high speed operation by suitably controlling the operation mode of the basic logic cell circuit and connection switch circuit of a field programmable gate array in accordance with the operating condition of each basic logic cell circuit when constituting a logic device.例文帳に追加

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路および結線スイッチ回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御して、低消費電力化と動作の高速化を行う。 - 特許庁

To realize low consumption power and high speed operation by suitably controlling operation mode of a basic logic cell circuit of a field programmable gate array in accordance with operating condition of each of the basic logic cell circuits at the time of constituting a logic device.例文帳に追加

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。 - 特許庁

The integrated circuit device consisting of function blocks 11-14 and a glue logic operating the function blocks 11-14 in parallel coordination, is provided with a field programmable gate array FPGA 15 that interconnects the function blocks 11-14 and part or all of the glue logic.例文帳に追加

複数の機能ブロック１１〜１４と、機能ブロック１１〜１４を並列に協調して動作させるグルー・ロジック（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回路装置において、機能ブロック１１〜１４間およびグルー・ロジックの一部または全部を相互接続するＦＰＧＡ１５を備える。 - 特許庁

An AD converter 10 converts the sine wave output and cosine wave output of a resolver from analog to digital when the exciting sine wave of the resolver has a plus (or minus) maximum value and inputs the results to an FPGA(field programmable gate array) 13, which calculates a digital value according to the input data and outputs the digital value to a DA converter 11.例文帳に追加

レゾルバの励磁用正弦波が正（または負）の最大値のときにADコンバータ１０はレゾルバの正弦波出力及び余弦波出力をAD変換してFPGA１３に入力し、FPGA１３は入力データに基づいて計算し、得られたデジタル値をDAコンバータ１１などに出力する。 - 特許庁

To enable high-speed operation in less circuit resources by employing a circuit configuration and a process system suitable for the function expansion of a FPGA (field programmable gate array) in an encryption circuit processing encryption algorithm by remainder operation, and moreover, to enhance versatility of the circuit.例文帳に追加

剰余演算を行って暗号アルゴリズムを処理する暗号処理回路において、ＦＰＧＡの機能拡張に適応した回路構成及び処理方式を採ることで、より少ない回路リソースでの高速動作を可能とし、さらに、回路の汎用性を高めることを目的とする。 - 特許庁

An FPGA (Field Programmable Gate Array) control apparatus 20 has a configuration controller 22, a circuit selection part 24, a first input IF 26 which inputs configuration information on an FPGA 16 from a CPU 12, and a second input IF 28 which inputs output from the FPGA 16.例文帳に追加

ＦＰＧＡ制御装置２０は、コンフィギュレーション制御部２２と、回路選択部２４と、ＣＰＵ１２からＦＰＧＡ１６に関する設定情報を入力する第１の入力ＩＦ２６と、ＦＰＧＡ１６からの出力を入力する第２の入力ＩＦ２８とを有する。 - 特許庁

The CPU logic and the debug logic are formed by an FPGA (Field Programmable Gate Array) where an arbitrary logic can be written, and they are connected so as to cooperatively operate, there by achieving flexible response to the change in specifications of the CPU to be debugged on the user system.例文帳に追加

上記ＣＰＵ論理と、上記デバッグ論理とを、それぞれ任意の論理を書込み可能なＦＰＧＡによって形成し、且つ、それらが互いに協調して動作可能に結合することで、ユーザーシステム上のデバッグ対象ＣＰＵの仕様の変更に柔軟に対応できるようにする。 - 特許庁

To provide a data processor and its processing method capable of efficiently accelerating initial rise and improving the performance of a system by downloading only necessary configuration data to a configuration memory built in a field programmable gate array in accordance with required data processing to be executed.例文帳に追加

所望のデータ処理を実行する際に、そのデータ処理に応じて、必要なコンフィグレーション・データのみをフィールド・プログラマブル・ゲートアレイ内のコンフィグレーション用メモリにダウンロードすることにより、効率良く、初期の立ち上がりを高速化し、システム性能を向上させたデータ処理装置及びその処理方法を提供する。 - 特許庁

At the time of initialization, configuration data prepared for all areas of the configuration memory (RAM) 153 built in the field programmable gate array(FPGA) 150 and previously stored in a file storage device 140 are downloaded to the RAM 153 through a system memory 120 and then only configuration data necessary for data processing are downloaded to a part of the RAM 143.例文帳に追加

初期化時に、ファイル記憶装置１４０に予め格納されているフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３全領域分のコンフィグレーション・データを、システムメモリ１２０を介してＲＡＭ１５３にダウンロードし、その後、データ処理に必要なコンフィグレーション・データのみをＲＡＭ１５３の一部にダウンロードする。 - 特許庁

A signal transmission/reception processing field programmable gate array FPGA 141 applies reception processing to a state report signal from a transmitter-receiver by transferring state information to an area in a state monitor table 17 corresponding to a transmission source address in the signal so as to relieve a processing load of a control program by avoiding interruption to the control program of a monitor controller 14 at the time of reception.例文帳に追加

送受信装置からの状態報告信号について、信号送受信処理用ＦＰＧＡ１４１は、信号内の送信元アドレスに対応した状態監視テーブル１７内の領域に状態情報を転送することで受信処理を行い、監視制御装置１４の制御プログラムに対して受信時の割り込みを行わないことで制御プログラムの処理を軽減する。 - 特許庁

This integrated circuit device is composed of a bus, at least two units connected with the bus and a monitoring circuit 150 configured to monitor transactions between at least two units through the bus and store transaction information in the FPGA (Field Programmable Gate Array) embedded memory 151 and store bus monitoring information in the FPGA embedded memory at an FPGA design step during SoC design.例文帳に追加

本発明の集積回路装置はバスと、バスと連結された少なくとも二つの装置と、バスを通じた少なくとも二つの装置の間のトランザクションを観察し、トランザクション情報をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）エンベデットメモリに貯蔵するモニタリング回路とを含み、ＳｏＣ設計の時、ＦＰＧＡ設計段階でＦＰＧＡエンベデットメモリにバスモニタリング情報を貯蔵することができる。 - 特許庁

To provide a field programmable gate array (FPGA) capable of analyzing whether an instable state caused by a different timing in synthesis and mapping depends on a design error or mapping when evaluating an FPGA that does not comprise a spare cell for circuit correction.例文帳に追加

本発明はそれぞれ設定データにより内部機能が決まる複数のセル・ロジック・アレイ・ブロック（ＣＬＡＢ）が各ＣＬＡＢ間の信号の接続を切り替えるスイッチにより接続されたフィールド・プログラマブル・ゲート・アレイに関し，フィールド・プログラマブル・ゲート・アレイについて評価を行う時に，合成及びマッピングの度にタイミングが異なることによる不安定な状態が設計ミスなのかマッピングによるものかを解析することができることを目的とする。 - 特許庁