「Gate Line」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

When the voltage of a signal line DTL is V_ofs during a quenching period when the voltage of a drain line DSL is V_ini, ON periods ΔT_on1 and ΔT_on2 when the voltage of a gate line WSL is increased from V_off to V_on and decreased from V_on to V_off are disposed.例文帳に追加

ドレイン線ＤＳＬの電圧がＶ_ｉｎｉとなっている消光期間中において、信号線ＤＴＬの電圧がＶ_ｏｆｓとなっている時に、ゲート線ＷＳＬの電圧がＶ_ｏｆｆからＶ_ｏｎに上げられたのちにＶ_ｏｎからＶ_ｏｆｆに下げられるオン期間ΔＴ_ｏｎ１，ΔＴ_ｏｎ２を設ける。 - 特許庁

On an upper face of a thin film transistor substrate 2, first and second reflecting films 8a and 8b are provided under a scan line 3 and an auxiliary capacity line 7 including a gate electrode 10, and a third reflecting film 8c is provided under a data line 4, and a fourth reflecting film 8d is provided under a source electrode 16.例文帳に追加

薄膜トランジスタ基板２の上面において、ゲート電極１０を含む走査ライン３および補助容量ライン７下には第１、第２の反射膜８ａ、８ｂが設けられ、データライン４下には第３の反射膜８ｃが設けられ、ソース電極１６下には第４の反射膜８ｄが設けられている。 - 特許庁

In a microstrip line 2 formed on a dielectric substrate 1, a gate of an input terminal of an amplifier element 3 is connected to an input terminal side line 2a, a drain of the output terminal is connected to an output terminal side line 2b and a source thereof is connected to a ground surface 7 of a substrate rear surface via a ground electrode 5.例文帳に追加

誘電体基板１上に形成されたマイクロストリップ線路２において、増幅素子３の入力端のゲートが入力端側線路２ａに接続され、出力端のドレインが出力端側線路２ｂに接続され、ソースが接地電極５を介して基板裏面の接地面７に接続される。 - 特許庁

Each word line 10 constitutes a gate electrode at each memory element, a lower portion of a side surface of each word line 10 in a direction parallel to a direction where the word line 10 extends is perpendicular to a main surface of the semiconductor substrate 1, and an upper portion of the side surface tilts decreasing upward in width.例文帳に追加

各ワード線１０は、各メモリ素子においてゲート電極を構成し、各ワード線１０における該ワード線１０が延伸する方向に平行な方向の側面の下部は半導体基板１の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜している。 - 特許庁

Coupling lines 10 of the dark dot repairing device 1 as an external device are coupled to a signal line DTL, a gate line WSL and a drain line DSL used for driving each pixel 200, and a reverse bias voltage is applied to an organic EL element 112R or the like from the dark dot repairing device 1 through the coupling lines 10.例文帳に追加

各画素２００の駆動に用いられる信号線ＤＴＬ、ゲート線ＷＳＬおよびドレイン線ＤＳＬに、外部機器である滅点修理装置１の連結線１０が連結されており、この連結線１０を介して滅点修理装置１から有機ＥＬ素子１１２Ｒ等に逆バイアス電圧が印加される。 - 特許庁

This nonvolatile semiconductor storage device is equipped with: a semiconductor area; a cell transistor formed in the semiconductor area and provided with first and second diffusion layers, a charge accumulating layer and a control gate electrode; a bit line connected to the first diffusion layer; a source line connected to the second diffusion layer; and a control circuit for controlling the semiconductor area, bit line and source line.例文帳に追加

本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成され、第１及び第２拡散層、電荷蓄積層及びコントロールゲート電極を有するセルトランジスタと、第１拡散層に接続されるビット線と、第２拡散層に接続されるソース線と、半導体領域、ビット線、及び、ソース線を制御する制御回路とを備える。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

A source of the PMOS transistor 62 is connected to a power source potential section VCC, its drain is connected to an output line 68 for a redundancy reliving circuit 54, a gate receives a clock signal.例文帳に追加

ＰＭＯＳトランジスタ６２のソースは電源電位部ＶＣＣに接続され、ドレインは冗長救済回路５４への出力ライン６８に接続され、ゲートはクロック信号を受ける。 - 特許庁

By pre-charging the bit lines to the negative power source voltage (GND), the gate of one of the compare/transfer NFETs (134 or 136) is driven above VDD when a bit line transitions from a low value to a high value.例文帳に追加

ビット線を負の電源電圧(GND)まで事前充電することにより、ビット線が「低」の値から「高」の値に遷移する場合、比較・転送NFET(134又は136)の一方のゲートがVDDを超えて駆動される。 - 特許庁

The substrate has dummy input/output terminals 42, 44 for the driver IC to input and output the VCOM voltage on the gate driver IC2, with these elements connected by a dummy through line 15.例文帳に追加

そしてゲートドライバＩＣ２上にＶＣＯＭ電圧を入出力するドライバＩＣ用ダミー入出力端子４２、４４を備え、これらがダミースルー配線１５により接続されている。 - 特許庁

In the liquid crystal display of an active matrix driving system, each gate line is constituted of a wiring 31a for input and a wiring 31b for drive which are electrically connected with each other.例文帳に追加

アクティブ・マトリクス駆動方式の液晶ディスプレイにおいて、ゲート線が、互いに電気的に接続された入力用配線３１ａと駆動用配線３１ｂとにより構成されている。 - 特許庁

A region of a plurality of pixels, corresponding to the same gate line, is regarded as a specified region, and it is decided whether each specified region is a first region or a second region (S23).例文帳に追加

同一のゲート線に対応する複数の画素の領域を特定領域とし、特定領域毎に第一領域であるか第二領域であるかの判断が行われる（Ｓ２３）。 - 特許庁

A gate voltage of a driving transistor is boosted twice, during one cycle from inversion of the first capacitance line SCL1 to the next inversion thereof, by a boot strapping circuit or the like.例文帳に追加

本発明はブートストラップ回路等により、第１の容量線ＳＣＬ１の反転から次に反転までの１サイクルの間に、駆動トランジスタのゲート電位を２回昇圧するようにした。 - 特許庁

A gate wiring line 43 includes a base 44, a plurality of finger-like parts 45 that protrudes from the base 44, and a connector 47 that respectively connects front end parts 46 of the adjacent finger-like parts 25.例文帳に追加

ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。 - 特許庁

To provide a method boosting a voltage level of a word line in a DRAM in a mode in which an electric field applied to a gate oxide film of a memory cell access MOSFET is reduced.例文帳に追加

メモリセルアクセスＭＯＳＦＥＴのゲート酸化膜へ印加される電界を減少させるような態様でＤＲＡＭにおけるワード線の電圧レベルを昇圧する方法を提供する。 - 特許庁

To make a bit line contact to be formed easily and, at the same time, to make unnecessary the selective placing of dose at the time of injecting the ion of an impurity into selective gate transistors.例文帳に追加

ビット線コンタクトを容易に形成できると共に、選択ゲートトランジスタに対する不純物のイオン注入時にドーズ量の打ち分けを必要とすることなく構成できるようにする。 - 特許庁

Each of the circuit blocks 30 comprises a memory cell part 11, a sense amplifier 22, and a pull-down transistor 23 which uses output of the sense amplifier 22 as a gate input and has a drain connected to the global bit line 50.例文帳に追加

各回路ブロック３０は、メモリセル部１１、センスアンプ２２、及びセンスアンプ２２の出力をゲート入力とし、ドレインがグローバルビット線５０に接続されたプルダウントランジスタ２３を含む。 - 特許庁

Then the polycrystalline silicon layers 6b and 6c are subjected to silicide formation to make resistance of a control gate electrode CG (word line WL) low.例文帳に追加

その後、多結晶シリコン層６ｂ、６ｃをシリサイド化することで、金属反応領域を拡大することができ、制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化することができる。 - 特許庁

The low noise amplifier is provided with at least one field effect transistor having a source, a drain and a gate, a drain power source and a drain bias input line connecting the drain power source and the drain.例文帳に追加

ソース、ドレイン、ゲートを備える少なくとも一の電界効果トランジスターと、ドレイン電源と、前述のドレイン電源と前述のドレインを結ぶドレインバイアス入力線路を備える。 - 特許庁

Each of the nonvolatile memory cells comprises an insulating film 2, a floating gate electrode FG formed thereon, an insulating film 10 formed thereon, and a word line WL formed thereon.例文帳に追加

各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。 - 特許庁

A semiconductor film 81 is formed on the gate insulating film 31, a channel protection film 21p is patterned and an insulating film 72 is patterned in such a manner so as to overlap the signal line group Y.例文帳に追加

半導体膜８１をゲート絶縁膜３１上に成膜し、チャネル保護膜２１ｐをパターニングするとともに絶縁膜７２を信号線群Ｙに重ねるようにパターニングする。 - 特許庁

The multilayer high frequency package board comprises a gate bias line 106 having a stabilizing resistance 7 on the backside for stabilizing the operation of high frequency circuit elements 100a, 100b having multi-stage- connected amplifier circuits.例文帳に追加

多段接続された増幅回路を備える高周波回路素子１００ａ，１００ｂの動作を安定化させる安定化抵抗７を裏面に形成したゲートバイアス線路１０６に設けた。 - 特許庁

In a drive transistor Tr_0, Tr_1, Tr_2, ..., one end of the current path is connected to the word line, the first voltage is supplied to the gate, and the write-in voltage is supplied to the other end of the current path.例文帳に追加

駆動トランジスタTr_0、Tr_1、Tr_2…は、電流通路の一端がワード線に接続され、ゲートに第１の電圧が供給され、電流通路の他端に書き込み電圧が供給される。 - 特許庁

In a SDRAM source of a N channel MOS transistor included in a column selecting gate 13 is connected to a data input/output line IO or /IO based on an initial read-out data signal.例文帳に追加

ＳＤＲＡＭにおいて、列選択ゲート１３に含まれるＮチャネルＭＯＳトランジスタのソースを初期読出データ信号に基づいてデータ入出力線ＩＯまたは／ＩＯに接続する。 - 特許庁

When an ON voltage is applied onto the gate electrode 2 of the switch TFT, charges stored in the PD are read out as an output from a signal line 9 through the conductive adhesive 20.例文帳に追加

スイッチＴＦＴのゲート電極２にＯＮ電圧が印加されると、ＰＤ内に蓄積された電荷は、導電性接着剤２０を介して、信号線９から出力として読み出される。 - 特許庁

The semiconductor device comprises an actual pattern 431 having a gate electrode section and a protruding section and a plurality of line patterns including a dummy pattern 433 which is disposed in parallel with the actual pattern 431.例文帳に追加

半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。 - 特許庁

The display device having the insulating film can be produced by simultaneously pattern-forming the gate signal line and the insulating film thereon without increasing the number of the masks to be used.例文帳に追加

上記絶縁膜を有する表示装置は、ゲート信号線とその上の絶縁膜を同時にパターニング形成することで、用いるマスクの枚数を増やすことなく作製することができる。 - 特許庁

A metal film layer corresponding to at least a gate electrode shape and a scanning line wiring shape is etched for two times by double patterning in first and second patterning processes.例文帳に追加

第１及び第２のパターニング工程により、少なくともゲート電極形状、および走査線の配線形状に対応した金属膜層は、２回のパターニングによって２回エッチングされる。 - 特許庁

When selecting a memory cell, the selection signal SEL is supplied through the selection signal supply line L1 to the gate terminal of the added first FET (N1) to turn it on.例文帳に追加

メモリセルの選択時に、第１の追加ＦＥＴをオン状態とする選択信号ＳＥＬを、選択信号供給線Ｌ１を介して第１の追加ＦＥＴ・Ｎ１のゲート端子に供給する。 - 特許庁

A gate electrode 7 and an auxiliary capacitance line 6 consisting of highly reflective metal such as an Al based metal are simultaneously formed at prescribed portions on the upper surface of the thin film transistor substrate 1.例文帳に追加

薄膜トランジスタ基板１の上面の各所定の箇所に、Ａｌ系金属等の高反射性金属からなるゲート電極７および補助容量ライン６を同時に形成する。 - 特許庁

In the light emitting display device, a data current supplied from a data line Dm is transmitted to a transistor M2 and gate voltages of a transistor M1 and the transistor M2 become a first voltage.例文帳に追加

発光表示装置において，データ線Ｄｍから供給されるデータ電流がトランジスタＭ２に伝達され，トランジスタＭ１およびトランジスタＭ２のゲート電圧が第１電圧になる。 - 特許庁

To provide a semiconductor memory using a side wall of a trench formed in a semiconductor substrate, wherein a word line (gate electrode) is easily processed and it can be intended to increase a degree of integration.例文帳に追加

半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、高集積化を図れるようにする。 - 特許庁

Reflection display regions R are arranged on both sides across the gate line 3a in the boundary portion (second portion) between the second sub-pixel portion 30b and a third sub-pixel portion 30c.例文帳に追加

また第２サブ画素領域３０ｂと第３サブ画素領域３０ｃとの境界部分（第２部分）には、ゲート線３ａを挟んで両側に反射表示領域Ｒが配置されている。 - 特許庁

A data driver 300 supplies a voltage and writes to a capacitor 112 through the first transistor 111 and a data line D while the address driver 200 is applying the gate voltage.例文帳に追加

データドライバ３００は、アドレスドライバ２００がゲート電圧を印加している間にデータラインＤ及び第１トランジスタ１１１を介してキャパシタ１１２に電圧を供給して書き込みする。 - 特許庁

The laser repair for crossing spots of signal transfer line 508 and gate bias lines 505 may be applied to all the signal transfer lines 508 that are electrically separated from the read circuit.例文帳に追加

信号転送線５０８とゲートバイアス線５０５との交差部のレーザーリペアについては、読み出し回路と電気的に切断された信号転送線５０８のすべてに行ってもかまわない。 - 特許庁

Transmission display regions T are arranged on both sides across a gate line 3a in the boundary portion (first portion) of a first sub-pixel region 30a and a second sub-pixel portion 30b.例文帳に追加

第１サブ画素領域３０ａと第２サブ画素領域３０ｂとの境界部分（第１部分）には、ゲート線３ａを挟んで両側に透過表示領域Ｔが配置されている。 - 特許庁

A wiring material ink 3 is dropped from a nozzle of an ink jet device to a trench 4 which is formed in the line of a gate wiring pattern 80 and an electrode section pattern 80a formed on the substrate.例文帳に追加

基板に形成したゲート配線パターン８０とゲート電極部パターン８０aに倣って形成された溝４にインクジェット装置のノズルから配線材料インク３を滴下する。 - 特許庁

To contrive improvement in the accomplishment of low resistance and the insulation withstand voltage, etc., of a wiring consisting of scanning line containing a gate electrode in an active matrix type liquid crystal, indicating device provided with a thin-film transistor.例文帳に追加

薄膜トランジスタを備えたアクティブマトリクス型の液晶表示装置において、ゲート電極を含む走査ラインからなる配線の低抵抗化や絶縁耐圧等の向上を図る。 - 特許庁

The reference potential of a scan line WS connected to the gate of an input transistor Tr1 is adjusted so that no leak current may flow through the input transistor Tr1 which should be in an off state.例文帳に追加

ここでオフ状態にあるべき入力トランジスタＴｒ１を通ってリーク電流が流れないように、そのゲートに接続する走査線ＷＳの基準電位を調整する。 - 特許庁

Furthermore, the only gate line of the IGBTs Q11 and Q21 between the series circuits 1, 2 is magnetically coupled with a magnetic circuit MCx to match the switching timings of the entire elements.例文帳に追加

また、直列回路１と２の間ではＩＧＢＴＱ１１とＱ２１のゲート線のみを磁気回路ＭＣｘにて磁気結合することで、全素子のスイッチングタイミングを一致させる。 - 特許庁

Especially, the first regions (114b, 170) have a gate line (172) for operation as a transistor, and the second regions (114a, 180) have a dummy layout (182) for non-operation as a transistor.例文帳に追加

特に第１領域（１１４ｂ，１７０）は、トランジスタとして動作するゲート配線（１７２）を有し、第２領域（１１４ａ，１８０）は、トランジスタとして動作しないダミーレイアウト（１８２）を有する。 - 特許庁

The gate drive circuit is provided with the connection line of a diode (48) for feeding a current from the base side to the drain side of a PNP transistor (46) when the drain potential in an MOS-FET becomes lower than the source potential.例文帳に追加

ＭＯＳ−ＦＥＴにおけるドレイン電位がソース電位より低くなると、ＰＮＰトランジスタ（46）のベース側からドレイン側へ電流を流すダイオード（48）の接続ラインが設けられている。 - 特許庁

The memory gates of memory cells of a plurality of memory arrays MA<0>, MA<1>, MA<2>, to, MA<n> in write units WU of a nonvolatile memory module NVMU are connected to a memory gate line MG<0> for writing or erasing.例文帳に追加

不揮発性メモリモジュールＮＶＭＵの書き込み単位WUの複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞のメモリセルのメモリゲートは、書き込みもしくは消去のためにメモリゲート線MG＜0＞に接続されている。 - 特許庁

After that, a high voltage is applied to a well region and after the data of a selection block are erased, the control gate line is charged to e.g. a voltage of 4V (Vcg) which is used in reading.例文帳に追加

その後、ウェル領域に高電圧を印加し選択ブロックのデータが消去された後、コントロールゲート線を例えば読み出し時に使用する４Ｖ電圧（Ｖｃｇ）に充電する。 - 特許庁

A plurality of the data lines DL is tied up for every three lines through three gate TFTs 13, and the three lines are made into a group and connected to the output signal lines D of a data line driving circuit 3.例文帳に追加

複数のデータ線ＤＬは、３本ずつ３個のゲートＴＦＴ１３を介して束ねられ、３本１組にて、データ線駆動回路３の出力信号線Ｄに接続されている。 - 特許庁