「Gate Line」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

At this time, the metal film layer has been surely eliminated between a region, where a scanning line Y and a gate electrode 16 are formed, and a region where a signal line contact 13 and a pixel contact 14 are formed.例文帳に追加

このとき、走査線Ｙ及びゲート電極１６が形成される領域と、信号線コンタクト１３及び画素コンタクト１４が形成される領域との間は、２回のパターニングにより、金属膜層が確実に除去されている。 - 特許庁

Further, a branch is formed on the gate line, a protective capacitor is formed by the branch and the data line, the protective capacitor is arranged in parallel with the parasitic capacitor, and the electric capacitance of the protective capacitor is less than that of the parasitic capacitor.例文帳に追加

ゲートラインには更に分岐部が設けられており、分岐部とデータラインとで保護容量を形成し、保護容量は浮遊容量と並列して配置され、且つ、保護容量の電気容量は浮遊容量の電気容量より小さい。 - 特許庁

To obtain an injection molding method for a thermoplastic resin having a bright material, which is relatively reduced in shape restriction and can cope with even a multi-point gate to obtain a molded product with a weld line or a flow line suppressed.例文帳に追加

光輝材を有する熱可塑性樹脂の射出成型方法であって、比較的形状の制限が少なく、多点ゲートでも対応可能な射出成型方法、及びウェルドラインやフローラインが抑制された成型品を得ること。 - 特許庁

A control circuit is connected between the first power supply line and the second power supply line, and it supplies a control signal with a larger amplitude than a potential difference between the first power supply voltage and the second power supply voltage to a back gate of the transistor.例文帳に追加

制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 - 特許庁

The range of the signal voltage applied on a signal line SIG is thereby made wider than the gate voltage control range of the driving transistor T2, and accurate gradation control is easily performed in a signal line driving circuit.例文帳に追加

これにより、信号線ＳＩＧに与えられる信号電圧の範囲を、駆動トランジスタＴ２のゲート電圧制御範囲より広くとることができるようにし、信号線駆動回路側で容易に正確な階調制御ができるようにする。 - 特許庁

The node 21 is the input node of a gate driver comprising a PMOS transistor 26 and an NMOS transistor 27 shown in Fig. while being connected in series between a V_DD supply line 30 and a V_SS supply line 20.例文帳に追加

ノード２１は、ゲートドライバの入力ノードであり、該ゲートドライバは、Ｖ_ＤＤ供給線３０とＶ_ＳＳ供給線２０との間に直列に結合された状態で図示されているＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２７とを含む。 - 特許庁

When this structure is two-dimensionally viewed, each slit S of common electrodes 21A and 21B of each pixel 1A and 1B adjacent to each other sandwiching the gate line GL is extended obliquely in reverse directions on the basis of the display signal line DL.例文帳に追加

この構造を平面的にみると、ゲート線ＧＬを挟んで隣接する各画素１Ａ，１Ｂの共通電極２１Ａ，２１Ｂの各スリットＳは、表示信号線ＤＬを基準として逆向きの傾斜を有して延在している。 - 特許庁

After the control section 140 pre-charges the input terminal 9a and the main bit line MBL to voltage Vdd and resets the sub-bit line SBL to ground voltage Vss, controls the pre-charge section 120a, the reset section 130, and the selecting gate 4a.例文帳に追加

制御部１４０は、入力端９ａとメインビット線ＭＢＬとを電圧Ｖ_ddにプリチャージし、サブビット線ＳＢＬをグランド電圧Ｖ_ssにリセットした後に、プリチャージ部１２０ａとリセット部１３０ａと選択ゲート４ａとを制御する。 - 特許庁

To provide a liquid crystal display apparatus having a structure for preventing a sealing member from oozing capable of preventing the sealing member from oozing out into a display area and without causing a short circuit or the like in a gate line and a signal line.例文帳に追加

シール部材の表示領域への染み出しを防止することができると共に、ゲート配線や信号配線に対し短絡等を起こすことがないシール部材の染み出し防止構造を有する液晶表示装置を提供する。 - 特許庁

In the liquid crystal display device of S-IPS type, a gate line 21' composed of a floating metal as a light-shielding layer is disposed between a signal line 23 of a TFT side substrate 20 on which TFTs are disposed and a pixel common ITO electrode 31.例文帳に追加

Ｓ−ＩＰＳ方式の液晶表示装置において、ＴＦＴが設けられるＴＦＴ側基板２０の信号線２３と画素コモンＩＴＯ電極３１との間に、遮光層としてのフローティングメタルでなるゲート線２１’を設ける。 - 特許庁

A write-in signal 310 is made a logical high voltage level, a write-in pass gate 300 is turned on, and an I/O data line 145 is electrically connected to the pair of bit line 110.例文帳に追加

第二伝達ゲートをターンオフさせてセンスアンプをビット線から分離させ且つ第一伝達ゲートをターンオンさせてデータ線をビット線へ接続させることによってデータビットを表す電圧レベルを直接的にビット線上にロードさせる。 - 特許庁

In order to secure a current to flow in the bit line BL [i] connected to the drain of the twin memory cell (i), the gate voltage BS0 of a bit line selection transistor 217A arranged at half way is set to 4.5 V being high voltage.例文帳に追加

このとき、ツインメモリセル（ｉ）のドレインに接続されたビット線ＢＬ［ｉ］に流れる電流を確保するために、その途中にあるビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０を高電圧である４．５Ｖに設定する。 - 特許庁

It is an object of the selection transistor to reduce total capacitance of the bit line or control gate line, or to reduce disturbing conditions to which a sub array in which cells are grouped may be subjected during programming and/or deleting.例文帳に追加

選択トランジスタの目的は、ビット線又はコントロールゲート線の全体的キャパシタンスを低減すること、又はセルをグループ化したサブアレーが、プログラム及び／又は消去の間に受けるうる擾乱条件を抑制することになるであろう。 - 特許庁

A memory cell gate electrode interconnection is disposed in a bit line intersection region (TWSA), and gates for an access transistor of a memory cell are interconnected to each other, to form an intersection structure of a bit line, by using metal interconnections (MTFB, MTSB) of the upper layer.例文帳に追加

ビット線交差領域（ＴＷＳＡ）にメモリセルゲート電極配線を配置して、メモリセルのアクセストランジスタのゲートを相互接続し、ビット線の交差構造を、その上層のメタル配線（ＭＴＦＢ，ＭＴＳＢ）を用いて形成する。 - 特許庁

Alternatively, the height of the upper surface of the element separation insulating film 24 between the adjacent source line contacts is higher than that of the main surface of the semiconductor substrate 23 in an element region between the second selection gate transistor and source line contact.例文帳に追加

或いは隣接するソース線コンタクトの間の素子分離絶縁膜24の上面の高さは、第２の選択ゲートトランジスタとソース線コンタクトとの間の素子領域における半導体基板23の主表面の高さより高い。 - 特許庁

In the method for deleting the data from the NAND type nonvolatile memory, the charges stored in a charge accumulating layer of the nonvolatile memory element are released by applying potentials to a bit line, a source line and a control gate.例文帳に追加

ＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う。 - 特許庁

To provide a floating gate semiconductor storage device which operates fast with a low voltage and its manufacturing method by decreasing the resistance of a bit line by shortening the total distance of a buried diffusion layer in the bit-line direction.例文帳に追加

ビットライン方向の埋め込み拡散層の総延長距離を短縮して、ビットラインの電気抵抗を低減することにより、高速、低電圧で動作するフローティングゲート型半導体記憶装置およびその製造方法を提供する。 - 特許庁

Then, at Kuwana Station, which has no transfer gate, the East Entrance/Exit is controlled by JR Central and the West Entrance/Exit by Kintetsu Railway; when you take the Kintetsu Nagoya Line you can use either ICOCA or PiTaPa, and when you take the JR Line you can use either the ICOCA, TOICA or Suica at each automatic ticket checker. 例文帳に追加

他に桑名駅は、東口がJR東海、西口が近鉄の管理であり、乗り換え改札口はないが、それぞれの自動改札機で近鉄名古屋線の乗車時にICOCAかPiTaPaが、JR線の乗車時はICOCA、TOICA、Suicaのいずれかが利用できる。 - Wikipedia日英京都関連文書対訳コーパス

A bend is formed by extending one end of a gate electrode and arranged between a first source electrode 13 and a second source electrode and a drain interconnect line or between a first drain electrode and a second drain electrode and a source interconnect line.例文帳に追加

ゲート電極の一端を延在して曲折部を形成し、曲折部を第１ソース電極１３および第２ソース電極とドレイン配線間、または第１ドレイン電極および第２ドレイン電極とソース配線間に配置する。 - 特許庁

First and second pixel electrodes having an opened part in a pixel region defined by intersection of a gate line and a data line are formed and a directional control electrode overlapping the opened part of the two pixel electrodes is formed.例文帳に追加

ゲート線とデータ線が交差して定義する画素領域内に切開部を有する第１及び第２画素電極が形成されており、これら二つの画素電極の切開部と重複する方位制御電極が形成されている。 - 特許庁

A first circuit for lighting inspection connected to a drain signal line and a second circuit for lighting inspection connected to a gate signal line are formed on the periphery of the display region, and respective terminals connected to output bumps of a semiconductor chip in the semiconductor chip mounting region and a third inspection circuit for inspecting disconnection in respective lead lines which are connected to the drain signal line and the gate signal line are formed on the semiconductor chip mounting region.例文帳に追加

ドレイン信号線と接続される第１点灯検査用回路、ゲート信号線と接続される第２点灯検査用回路を表示領域の周辺に形成し、 半導体チップ搭載領域における前記半導体チップの出力バンプと接続される端子のそれぞれと前記ドレイン信号線および前記ゲート信号線と接続される各引き出し線における断線を検査する第３検査用回路を前記半導体チップ搭載領域に形成する。 - 特許庁

In the write operation to an 8-valued NAND type flash memory, a drain side selected gate line DSG to a level Vcc to execute a multivalued parallel write, using a self boost.例文帳に追加

８値型のＮＡＮＤ型フラッシュメモリの書き込み動作時において、ドレイン側選択ゲート線ＤＳＧをＶ_CCレベルに設定し、セルフブーストを用いて多値並列書き込みを行う。 - 特許庁

In a dark field on the other hand, the gate voltage is applied for the scanning line selection time as usual, thereby eliminating increase of the unwriting voltage Vr1.例文帳に追加

一方、暗フィールドにおいてはゲート電圧を通常どおり走査線選択期間印加することにより、未書き込み電圧Ｖｒ１が大きくなるケースを排除する。 - 特許庁

The number of scanning lines and gate signal line electric power are reduced by making a non-display state in an undisplayed row by using the transistor 127c being the electric current interception means.例文帳に追加

また、非表示行では電流遮断手段であるトランジスタ１２７ｃにより非表示状態を作ることで走査線数を少なくし、ゲート信号線電力を低減した。 - 特許庁

The CCD image sensor 2 is configured with the inter-line transfer system wherein each read gate 11 is provided between each photoelectric conversion element (PD) 10 and each VCCD 12.例文帳に追加

ＣＣＤイメージセンサ２は、光電変換素子（ＰＤ）１０とＶＣＣＤ１２との間に読み出しゲート１１を備えるインターライントランスファ方式で構成されている。 - 特許庁

A gate driver 160 includes a circuit section CS which includes a plurality of cascade-connected stages and outputs a drive signal based upon control signals, and a line section LS.例文帳に追加

ゲートドライバ１６０は、従属接続の複数のステージを含みかつ制御信号に応じて駆動信号を出力する回路部ＣＳと、配線部ＬＳとからなる。 - 特許庁

A drain of a third transistor 23 is connected to the supply line Z_i, a gate is connected to the source of the second transistor 22, and the source is connected to the drain of the first transistor 21.例文帳に追加

第三トランジスタ２３のドレインが供給線Ｚ_iに接続され、ゲートが第二トランジスタ２２のソースに接続され、ソースが第一トランジスタ２１のドレインに接続されている。 - 特許庁

To lower costs while preventing erroneous display while securing an operation margin even when the delay time of a gate line driving signal increases in an image display device.例文帳に追加

画像表示装置において、ゲート線駆動信号の遅延時間が大きくなった場合でも、動作マージンを確保しつつ誤表示を防止しつつ、低コスト化を図る。 - 特許庁

Consequently, the gate-source voltage Vgs of the transistor Tr2 has a voltage value smaller than the absolute rated voltage of the transistor Tr2 even if the drive line 131 is short-circuited.例文帳に追加

従って、駆動線路１３１が短絡していてもトランジスタＴｒ２のゲート・ソース間電圧ＶｇｓがトランジスタＴｒ２の絶対定格電圧よりも小さい電圧値となる。 - 特許庁

At respective parts on the upper surface of the thin film transistor substrate 1, a gate electrode 8 composed of an aluminum based metal, an auxiliary capacity line 6 and the reflection layer 7 are simultaneously formed.例文帳に追加

薄膜トランジスタ基板１の上面の各所定の箇所に、アルミニウム系金属からなるゲート電極８、補助容量ライン６および反射層７を同時に形成する。 - 特許庁

In a bright field, a gate voltage Vg is applied during a period Vgt2 twice a scanning line selection time, and thereby the unwriting voltage is reduced as Vr2.例文帳に追加

明フィールドにおいてはゲート電圧Ｖｇを走査線選択時間の２倍の期間Ｖｇｔ２の間印加することによって、未書き込み電圧をＶｒ２のように小さくする。 - 特許庁

A switching transistor Tr2 turns on according to a control signal AZ2 supplied from a scan line AZ2 to set the gate G of the drive transistor Trd to a potential Vofs.例文帳に追加

スイッチングトランジスタＴｒ２は、走査線ＡＺ２から供給される制御信号ＡＺ２に応じオンして駆動トランジスタＴｒｄのゲートＧを電位Ｖｏｆｓに設定する。 - 特許庁

To propely control a weld line with simple mold structure in a molding method of resin molded object employing a multi-point gate type injection molding method, and a mold therefor.例文帳に追加

多点ゲート式射出成形工法を採用した樹脂成形体の成形方法及び成形金型において、簡単な型構造でウエルドラインの適正な制御を行なう。 - 特許庁

To provide a driving circuit, for example, a gate line driving circuit for a TFT liquid crystal display device, which can sufficiently be reduced in a circuit scale as compared with a conventional one.例文帳に追加

従来より効果的に回路規模を縮小させることができる駆動回路、例えばＴＦＴ液晶表示装置のゲート線駆動回路を提供する。 - 特許庁

A selecting TFT 20 and a correcting TFT 22 are turned on, thereby causing a data voltage on a data line to be held, as a gate voltage of the driving TFT 24, by a hold capacitor 28.例文帳に追加

選択ＴＦＴ２０、補正ＴＦＴ２２がオンすることでデータラインのデータ電圧が駆動ＴＦＴ２４のゲート電圧として保持容量２８に保持される。 - 特許庁

When a voltage according to brightness data is applied to a data line Data, currents according to a gate voltage are made to flow through a transistor Tr4 and a transistor Tr5, respectively.例文帳に追加

データ線Ｄａｔａに輝度データに応じた電圧が印加されると、トランジスタＴｒ４およびトランジスタＴｒ５にはそれぞれにゲート電圧に応じ電流が流れる。 - 特許庁

An active layer PS of a TFT 50 is folded back and crosses a gate line GL at two parts to form double gates and a folded back direction is reverse to conventional one.例文帳に追加

ＴＦＴ５０の能動層ＰＳは折り返されてゲート線ＧＬと２箇所で交差し、ダブルゲートを形成しているが、その折り返しの向きが従来例と逆になっている。 - 特許庁

The wiring 8 is made low resistance using a metal pattern 12 to suppress variation of a potential of each gate line G generated in accordance with reversing of a polarity of a picture signal.例文帳に追加

配線８は、画像信号の極性の反転に応じて生ずる各ゲート線Ｇの電位の変動を抑制する為に金属パタン１２を利用して低抵抗化されている。 - 特許庁

Further, the periphery of the gate signal line can be covered with a BM layer instead of producing the BM layer on a counter substrate, and the BM is used as the insulating layer.例文帳に追加

また、対向基板上にＢＭ層を作製する代わりにゲート信号線周辺をＢＭで覆い、このＢＭを上記絶縁層として用いることもできる。 - 特許庁

A sampling transistor and an auxiliary switching element are connected in series between the gate of a driving transistor and a signal line, and a leak suppressing capacitor is connected to the connection point.例文帳に追加

駆動トランジスタのゲートと信号線との間にサンプリングトランジスタ及び補助スイッチ素子を直列接続し、またその接続点にリーク抑制用容量を接続する。 - 特許庁

In a planar view, a sidewall E2 of gate electrode layers GE1 and GE2 is shifted toward a side of a sidewall E4 from a virtual extended line E1a of the sidewall E1.例文帳に追加

平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。 - 特許庁

A comparator 30 includes transistors(TRs), each source and each drain of which are connected in series between a line of a power supply voltage VDD and an output node and each gate of which is connected to an input node.例文帳に追加

比較器３０は、ソースおよびドレインを介して電源電圧Ｖ_DDと出力ノードとの間に直列に接続され、入力ノードにゲートを接続されたトランジスタを含む。 - 特許庁

A polysilicon film 86 is removed by etching so that the polysilicon film 86 is left on the whole face of a source line formation region 88, and one part of a floating gate is patterned.例文帳に追加

ソース線形成領域８８全面にポリシリコン膜８６が残るように、ポリシリコン膜８６をエッチング除去し、フローティングゲートの一部分のパターンニングをしている。 - 特許庁

Noise signals generated on the gate side of the high electron mobility transistor 101 are amplified in the high electron mobility transistor 101 and transmitted to the distal end open type line 102b.例文帳に追加

高電子移動度トランジスタ１０１のゲート側に発生した雑音信号は、高電子移動度トランジスタ１０１で増幅され、先端開放型線路１０２ｂへと伝送される。 - 特許庁

In a readout gate circuit 33, the sources of N channel MOS transistors 27 and 28 are connected not to the grounding node but to a sense amplifier activation line SNL of a sense amplifier 13.例文帳に追加

読出しゲート回路３３は、ＮチャネルＭＯＳトランジスタ２７，２８のソースが、接地ノードではなくセンスアンプ１３のセンスアンプ活性化線ＳＮＬに接続されている。 - 特許庁