「Gate Line」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

Only one piece of shift register is arranged in a gate line drive circuit 33 and three kinds of control signals are generated for controlling the pixel circuits 5 by a shift pulse which is an output of the shift register, therefore, the constitution of the gate line drive circuit 33 is simplified, and the power consumption and the frame area of the array substrate are reduced.例文帳に追加

ゲート線駆動回路３３内に１個だけシフトレジスタを設け、このシフトレジスタの出力であるシフトパルスから画素回路５を制御するための３種類の制御信号を生成するようにしたため、ゲート線駆動回路３３の構成を簡略化でき、消費電力を低減できるとともに、アレイ基板の額縁面積を削減できる。 - 特許庁

In the static electricity protection circuit, the gate of the first transistor is directly or indirectly connected to the first control line; either of the source and drain of the first transistor is connected to one signal line and one end of the capacitance element; the other of the source and drain is connected to another wiring; and the other end of the capacitance element is connected to the gate of the first transistor.例文帳に追加

静電気保護回路では、第１トランジスタのゲートが、第１制御線と直接もしくは間接的に接続され、第１トランジスタにおけるソースおよびドレインのうちの一方が、一の信号線および容量素子の一端に接続されると共に、他方が他の一の配線に接続され、容量素子の他端が、第１トランジスタのゲートに接続されている。 - 特許庁

In the method for producing a thin film transistor element sheet in which a plurality of thin film transistors each having a gate electrode, a gate insulation layer, a semiconductor layer, a source electrode and a drain electrode on a support are connected through a gate bus line and a source bus line, the drain electrode is connected with a pixel electrode and a step for forming the pixel electrode of a fluid electrode material is included.例文帳に追加

支持体上に、ゲート電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極を有する薄膜トランジスタが、ゲートバスラインおよびソースバスラインを介して、複数個、連結された薄膜トランジスタ素子シートの製造方法において、該ドレイン電極に画素電極が連結され、且つ、該画素電極が流動性電極材料から形成される工程を有することを特徴とする薄膜トランジスタ素子シートの製造方法。 - 特許庁

The present protective circuit for the field effect transistor 10 is a protective circuit for a Schottky gate HFET in which a series of diodes 14 including 5 diodes 12 connected in series in the normal direction and one diode 16 in the reverse direction are connected in parallel, and a gate line Vgg connected to the gate electrode of the HFET is grounded via the protective circuit 10.例文帳に追加

本電界効果トランジスタの保護回路１０は、ショットキーゲートＨＦＥＴの保護回路であって、縦続接続させた５個の順方向のダイオード１２からなるダイオード列１４と、１個の逆方向のダイオード１６とを並列接続した回路であって、ＨＦＥＴのゲート電極に接続されたゲート線Ｖｇｇは、保護回路１０を介して接地されている。 - 特許庁

The semiconductor device comprises: the gate electrode 2 so formed as to include a linear portion; dummy electrode 18 formed on an extension line of the linear portion of the gate electrode 2; stopper insulation film 5; side wall insulation film 3; interlayer insulation film; and linear contact section 11 extended in parallel with the linear portion of the gate electrode 2 when viewed from the top.例文帳に追加

半導体装置は、直線部分を含むように形成されたゲート電極２と、上記直線部分の延長上の位置において形成されたダミー電極１８と、ストッパ絶縁膜５と、サイドウォール絶縁膜３と、層間絶縁膜と、上から見たときに上記直線部分に平行に延びる直線状コンタクト部１１とを備える。 - 特許庁

In the fabrication process, a silicon nitride film 9 is left only on a region for forming the gate electrode 8A (word line WL) of an MISFET for selecting the memory cell of a DRAM, and not left on the gate electrode 8B of an MISFET constituting a logic LSI and on the gate electrodes 8C and 8D constituting the memory cell of an SRAM.例文帳に追加

ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化シリコン膜９を残し、ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの上部には窒化シリコン膜９を残さないようにする。 - 特許庁

The grooved gate transistor of the semiconductor device is provided with a gate electrode 16 formed in a groove, a first diffused layer 19 connected with a storage node, and a second diffused layer 18 that is connected with a bit line and of which depth is smaller than that of the first diffused layer 19.例文帳に追加

半導体装置の溝型ゲートトランジスタは、溝内に形成されるゲート電極１６と、ストレージノードに接続する第１の拡散層１９と、ビット線に接続され、第１の拡散層１９よりも深さが小さい第２の拡散層１８とを有する。 - 特許庁

A source 42SA and a gate 44A of an active layer 42 covered with a gate insulating film 13 are connected to a first power supply line 101 on one P-channel type thin film transistor TRA, and its drain 42D is connected to one end of a resistor element 45A.例文帳に追加

一方のＰチャネル型薄膜トランジスタＴＲＡでは、ゲート絶縁膜１３に覆われた能動層４２のソース４２ＳＡとゲート４４Ａが第１の電源線１０１に接続されており、そのドレイン４２Ｄは抵抗素子４５Ａの一方の端に接続されている。 - 特許庁

Of end faces of a floating gate 115b, two end faces that are in directions vertical to a word line 117a and a channel are formed in the memory cell such that they partly get over the upper part of a third gate 109a through an insulating film 110a.例文帳に追加

メモリセルにおいて、浮遊ゲート１１５ｂの端面のうちワード線１１７a及びチャネルとそれぞれ垂直な方向に存在する２つの端面のそれぞれの一部が第３ゲート１０９aの上部に絶縁膜１１０aを介して乗り上げるように形成されている。 - 特許庁

The circuit 4 is connected to the gate of the first NMOS transistor, has a capacitive element C with the potential of the gate being set to the same potential as that of power line at the normal operation, and is substantially the ground level at the occurrence of the electrostatic surge.例文帳に追加

第１のゲート電位制御回路４は、第１のＮＭＯＳトランジスタのゲートに接続され、容量素子Ｃを有し、通常動作時にそのゲートの電位を電源線と同電位に設定し、静電気サージ発生時にそのゲートの電位を実質的に接地レベルとする。 - 特許庁

The liquid crystal display device includes a liquid crystal display panel 110 for displaying video, in which a gate-driving circuit 140 for driving gate lines, extending in a row direction and a line block selection circuit 150 for driving data lines, extending in a column direction by a block system are formed.例文帳に追加

映像を表示する液晶表示パネル１１０内にはロー方向に延在するゲートラインを駆動するゲート駆動回路１４０およびコラム方向に延在するデータラインをブロック方式に駆動するためのラインブロック選択回路１５０が形成される。 - 特許庁

The data line of this non-volatile semiconductor memory device is composed of an inversion layer formed on the main plane of the semiconductor substrate 1 to which the auxiliary gate 9 faces when a desired electric voltage is impressed to the auxiliary gate 9, and the n-type diffusion layer 3.例文帳に追加

この不揮発性半導体記憶装置のデータ線は、補助ゲート９に所望の電圧を印加した際にその補助ゲート９が対向する半導体基板１の主面部分に形成される反転層と、上記ｎ型拡散層３とで構成される。 - 特許庁

By using a half-tone exposing method, it is possible to form a gate bus line 202 and the gate electrode, and the island 201b can be formed in the same PR process, and an opening part of the channel protection film and the pixel electrodes 209 can be formed in the same PR process, and the manufacture can be realized by the three times processes.例文帳に追加

ハーフトーン露光法を用い、ゲートバスライン２０２とゲート電極、アイランド２０１ｂを同一ＰＲ工程、チャネル保護膜の開口部と画素電極２０９を同一ＰＲ工程で形成でき、３回のＰＲ工程での製造が可能になる。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

Since the development of an FPGA is more inexpensive than that of a gate array in general, the FPGA converting the HDLC synchronous system without changing the LSI (gate array) for performing the two layer processing is developed and it is connected to the line side of the LSI performing the two layer processing.例文帳に追加

一般的にゲートアレイの開発よりもＦＰＧＡの開発は低コストで済むので、レイヤ２処理を行うＬＳＩ（ゲートアレイ）は変更せずにＨＤＬＣ同期方式を変換するＦＰＧＡを開発し、レイヤ２処理を行うＬＳＩの回線側に接続する。 - 特許庁

Gate lines 111 are arranged to put a display pixel pair, which consists of two display pixels adjacent in the column direction among a plurality of display pixels arranged two-dimensionally in a display panel 10, between them; and a sensor gate line 121 is arranged between the display pixel pairs.例文帳に追加

表示パネル１０内に２次元配列された複数の表示画素のうちの列方向に隣接する２個の表示画素からなる表示画素対を挟むようにしてゲートライン１１１を配置するとともに、表示画素対の間にセンサゲートライン１２１を配置する。 - 特許庁

A gate line 7 is formed of a semiconductor material different from that of the channel layer 3 and making a PN junction with the channel layer 3 (a semiconductor material mainly composed of polysilicon) and the need for forming a gate diffusion layer by ion implantation is eliminated.例文帳に追加

ゲート配線７は、チャネル層３にＰＮ接合するチャネル層３とは異種の半導体材料（ここではポリシリコンを主成分とした半導体材料）によって形成されており、イオン注入によるゲート拡散層の形成を不要とした構成である。 - 特許庁

Thus, the dummy gate signal supplied to the last drive stage is prevented from being distorted, and thereby, the last drive stage is turned off to normal state by the dummy gate signal, preventing line defects from occurring on a liquid crystal display panel.例文帳に追加

したがって、最後の駆動ステージに供給されるダミーゲート信号の歪曲を防止することができ、その結果、最後の駆動ステージがダミーゲート信号により、正常にオフされることで液晶表示パネル上にライン不良が発生することを防止することができる。 - 特許庁

A data driver part applies data voltages in different levels to the data line commonly connected to the two sub-pixels of the pixel, depending on whether or not the high level periods of the gate signal overlap between two gate lines connected to the same pixel.例文帳に追加

データ駆動部は、同じ画素に接続された二本のゲートラインの間でゲート信号のハイレベル期間が重複しているときと重複していないときとで、その画素の二つのサブ画素に共通に接続されたデータラインに対して異なるレベルのデータ電圧を印加する。 - 特許庁

The generated voltage is applied to the gate of the MOS transistor T4 by the negative electric charge and when a MOS transistor T5 is turned on, the output current is supplied to an output signal line 6 based on the voltage applied to the gate of the MOS transistor T4.例文帳に追加

この負の電荷によって、発生した電圧がＭＯＳトランジスタＴ４のゲートに印加され、ＭＯＳトランジスタＴ５がＯＮしたとき、このＭＯＳトランジスタＴ４のゲートに印加された電圧に基づいて出力電流が出力信号線６に流れる。 - 特許庁

A signal propagation inspection means 1c allocates the signal value generated by the signal value generation means 1b to gate input connected to the signal line by which the signal value is generated and checks whether or not the other input of a gate performs signal propagation only with the signal value.例文帳に追加

信号伝搬検査手段１ｃは、信号値生成手段１ｂより生成され信号値を、その信号値が生成された信号線と接続されているゲート入力に割り当て、その信号値でのみゲートの他の入力が信号伝搬するか調べる。 - 特許庁

In the liquid crystal display panel 110 for displaying a video, a gate driving circuit 140 for driving gate lines extended in the direction of a row and a line block selection circuit 150 for driving data lines extending in the direction of a column direction in a block system are formed.例文帳に追加

映像を表示する液晶表示パネル１１０内にはロー方向に延在するゲートラインを駆動するゲート駆動回路１４０およびコラム方向に延在するデータラインをブロック方式に駆動するためのラインブロック選択回路１５０が形成される。 - 特許庁

In the element substrate 10 of a liquid crystal device, a switching element 1d' having capacitor elements 1z' between the source and the gate and between the drain and the gate, respectively is interposed between a sensor signal line 1j to output a signal from a sensor element 1h and a common wiring VCOM.例文帳に追加

液晶装置の素子基板１０において、センサ素子１ｈから信号出力を行うセンサ用信号線１ｊと共通配線ＶＣＯＭとは、ソース・ゲート間、およびドレイン・ゲート間に容量素子１ｚ′を備えたスイッチング素子１ｄ′が介挿されている。 - 特許庁

A high-side driver circuit 14 contains a first transistor M1 fitted between a power-supply line Lvdd and a gate for a high-side transistor MH, and a second transistor M2 and a first resistor R1 fitted in series between the ground GND and the gate for the high-side transistor MH.例文帳に追加

ハイサイドドライバ回路１４は、電源ラインＬｖｄｄとハイサイドトランジスタＭＨのゲートの間に設けられた第１トランジスタＭ１と、接地ＧＮＤとハイサイドトランジスタＭＨのゲートの間に直列に設けられた第２トランジスタＭ２および第１抵抗Ｒ１と、を含む。 - 特許庁

A first common node N11 is connected to a first set line SET1 to which read-out voltage is applied, a second common node N12 is connected to a first set line SET1 and a gate electrode of a first read-out transistor Q16.例文帳に追加

第１の共通ノードＮ１１は、読み出し電圧が印加される第１のセット線ＳＥＴ１に接続され、第２の共通ノードＮ１２は、第１のリセット線ＲＳＴ１及び第１の読み出しトランジスタＱ１６のゲート電極に接続されている。 - 特許庁

The control circuit includes a first transistor with a gate that is controlled by a reference signal, and a current mirror circuit that is coupled to drive a control line (column line, for example, ) in the array with a current for mirroring a current that passes through the first transistor.例文帳に追加

制御回路は基準信号に制御されるゲートを有する第１のトランジスタと、第１のトランジスタを通る電流をミラーする電流でアレイの制御線（たとえばコラム線）を駆動するように結合する電流ミラー回路とを含む。 - 特許庁

A material of high resistance value such as aluminum is used as a wiring line 81 between a scan line 31 and a gate electrode of a writing transistor 23, and its wiring length is extended, or its wiring width is narrowed, thereby resistance component R is inserted.例文帳に追加

走査線３１と書込みトランジスタ２３のゲート電極との間の配線８１としてアルミニウム等の高抵抗値の材料を用い、その配線長を長くする、またはその配線幅を狭くすることで抵抗成分Ｒを介在させる。 - 特許庁

A voltage Vdd as high as that of an EL power line in applied to a source signal line 11 and a gate driver 18 drives all or a plurality of lines at the same time to compensate driving transistors of pixels of the plurality of lines at the same time.例文帳に追加

ソース信号線１１にＥＬ電源線と同等の電圧Ｖｄｄを印加し、ゲートドライバ１８より全て、もしくは複数のラインを同時に駆動させることにより複数のラインの画素の駆動用トランジスタに対して同時に補償を行う。 - 特許庁

This display device is constituted of a selection circuit 170 in which gate line driving circuits 150 are directly formed on a substrate and a signal line driving circuit part 160 is directly formed on the substrate and ICs 511 for driving signal lines mounted on TCPs 500 (tape carrier packages)-N.例文帳に追加

ゲート線駆動回路１５０を基板上に直接形成し、信号線駆動回路部１６０を基板上に直接形成した選択回路１７０とＴＣＰ５００−Ｎ上に実装された信号線駆動用ＩＣ５１１とで構成している。 - 特許庁

At a TP1, a scanning line 210 becomes on potential (Von), the extinction preparation signal (Vpre-ers) of a data line 310 is given to a first node 650 which is the gate terminal of a driving transistor, and potential of the first node 650 rises.例文帳に追加

ＴＰ１において、走査線２１０がオン電位（Ｖｏｎ）となり、データ線３１０の消光準備信号（Ｖｐｒｅ−ｅｒｓ）が駆動トランジスタのゲート端子である第１ノード６５０に与えられ、第１ノード６５０の電位が上昇する。 - 特許庁

A gate electrode 7 (word line WL) for memory cell selection MISFET extends in the Y direction, on the principal surface of the semiconductor substrate with the same width and a distance between the adjacent gates electrodes (7) (word line WL) is shorter than the width.例文帳に追加

メモリセル選択用ＭＩＳＦＥＴのゲート電極７（ワード線ＷＬ）は、半導体基板の主面のＹ方向に沿って同一の幅で延在し、互いに隣接するゲート電極（７）（ワード線ＷＬ）同士の間隔は、前記幅よりも狭い。 - 特許庁

The TFT array substrate 200 is formed by successively laminating a semiconductor layer 1, gate insulating film 2, scanning line 3 and capacitor line 3b, flattened interlayer insulating film 4, interlayer insulating film 7 and pixel electrodes 9a on a substrate 10.例文帳に追加

ＴＦＴアレイ基板２００は、基板１０上に半導体層１、ゲート絶縁膜２、走査線３及び容量線３ｂ、平坦化処理された層間絶縁膜４、層間絶縁膜７、画素電極９ａが順次積層されて構成される。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

When strip charging of a glass substrate occurs and a voltage is discharged or enters abruptly from the ground in the vicinity of the glass substrate, a potential difference is generated between a gate line and a drain line to cause electrostatic breakdown between them.例文帳に追加

ガラス基板が剥離帯電を生じた場合ガラス基板に近くにあるグランドから電圧が急激に放電または進入してくる時、ゲート配線とドレイン配線間で電位差が生じゲート配線とドレイン配線間で静電破壊が生じる。 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

A control circuit is constituted so that a sense amplifier 25a is activated after a column gate 71 is turned on at the time of a write operation and data from a data bus line DB are applied to one side of the input/output terminal of the sense amplifier 25a connected to a pair of bit line BL, /BL.例文帳に追加

制御回路は、ライト動作時にコラムゲート７１がオンされデータバス線ＤＢからデータがビット線対ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方の入出力端子に印加された後、そのセンスアンプ２５ａを活性化するようにした。 - 特許庁

In this case, each of modified layers 46, 47, and 48 is formed on each upper face of the source electrode 9, an external connection terminal 21 for a gate line, and an external connection terminal 31 for a drain line that are, respectively made of Cr and exposed via each of contact holes 14, 22, and 32.例文帳に追加

この場合、各コンタクトホール１４、２２、３２を介して露出されたＣｒからなるソース電極９、ゲートライン用外部接続端子２１およびドレインライン用外部接続端子３１の各上面に変質層４６、４７、４８が形成される。 - 特許庁

On the surface of a semiconductor substrate 10, two or more gate electrodes 31 are formed mutually extending in parallel toward the circular section 22 of a bus line, and the electrodes are connected to the primary backbone 23 and secondary backbone 24 of a bus line 20 in a comb-like form.例文帳に追加

半導体基板１０の表面には、バスライン２０の第１及び第２の幹部２３、２４に櫛歯状に接続された、互いに並行してバスライン２０の環状部２２に向かって延伸する複数のゲート電極３１が設けられている。 - 特許庁

In the case of upper-curled sheets, the gate 77 is set in a position indicated by a broken line in the figure, and the conveyor belt 80 is rotated in the direction of an arrow indicated by the broken line in the figure so that a second penetration shaft 84 abuts on the conveyor belt 80 with prescribed pressure.例文帳に追加

アッパーカールした用紙の場合には、ゲート７７を図中破線で示す位置にセットし、搬送ベルト８０を図中破線で示す矢印方向に回転させ、第二のペネトレーションシャフト８４を搬送ベルト８０に所定の押圧力で当接させる。 - 特許庁

One end in source and drain diffusion layers for a transistor Tr is connected to a bit line BL and the other end at one end of a ferroelectric capacitor C, and both a gate for the transistor Tr and the other end of the ferroelectric capacitor C are joined with a word line WL.例文帳に追加

強誘電体メモリのセルの構成として、強誘電体キャパシタの一端をワード線に接続することで、従来必要であったプレート線を排除し、ワード線及びビット線のみの制御で書き込み及び読み出しを可能とする。 - 特許庁

The scannning line drive circuit 4 outputs a blanking signal to forcibly stop the light emitting condition of the elements 11 via the succeeding-stage scanning line GL during a holding period during which the voltages written in the gate electrode of the transistors Tr_2 is held.例文帳に追加

走査線側駆動回路４は、トランジスタＴｒ２のゲート電極に書き込まれた電圧を保持する保持期間内に、後段走査線ＧＬを介してＥＬ素子１１の発光状態を強制的に停止するためのブランキング信号を出力する。 - 特許庁

Therefore, an output enable signal/VOE is defined as 'H' at the rising (t1) of a clock signal VCK, and writing the liquid crystal cell is made to start by keeping the gate line to 'L' which should intrinsically be 'H' and making the line to 'H' (t4) after an elapse of a prescribed time A.例文帳に追加

そこで、クロック信号ＶＣＫの立ち上がり（ｔ１）で出力イネーブル信号／ＶＯＥを“Ｈ”として、本来“Ｈ”になるはずのゲートラインを“Ｌ”にしたまま所定時間Ａが経過してから“Ｈ”として（ｔ４）液晶セルの書き込みを開始させる。 - 特許庁

Gate switches 30-1 to 30-3 are capable of switching attenuation of an uplink signal and installed distributively in subscriber house side distribution lines and trunk line of a CATV transmission line in a tree structure with an optical node 26-1 continued to a head end 20 as an origin.例文帳に追加

ゲートスイッチ３０−１〜３０−３は上り信号の減衰量が切替可能であり、ヘッドエンド２０に続く光ノード２６−１を起点にツリー構造をとるＣＡＴＶ伝送路の加入者宅側の分配線及び幹線に分散設置される。 - 特許庁

To provide a non-volatile semiconductor memory and a manufacturing method therefor, in whose structure, even when a contact hole cannot be made accurately on its word line, an electrical signal sent from a peripheral circuit is transferred surely to its control gate via its word line.例文帳に追加

コンタクトホールをワード線上に精度良く開口できない場合でも、周辺回路からの電気信号がワード線を介して確実に制御ゲートに伝達される構造の不揮発性半導体記憶装置およびその製造方法を提供すること。 - 特許庁

To provide a liquid crystal display device which employs a gate overdrive scanning system capable of eliminating a luminance difference by reducing a difference of pixel write voltages between an odd line side and an even line side, and improving visibility of horizontally striped unevenness.例文帳に追加

ゲートオーバードライブ走査方式を採用した液晶表示装置において、奇数ライン側と偶数ライン側での画素書き込み電圧の差を減少させて輝度差を解消し、横縞状のムラの視認を改善した液晶表示装置を提供する。 - 特許庁