「Gate Line」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

The reflective unit includes a first transistor and a first reflection electrode, the first transistor includes a gate electrode connected to a scan signal line, a source electrode connected to a first data signal line and a drain electrode connected to the first reflection electrode and the first reflection electrode covers the first transistor.例文帳に追加

反射ユニットは第１トランジスタ及び第１反射電極を、第１トランジスタはスキャンシグナルラインに接続するゲート極、第１データシグナルラインに接続するソース極、及び第１反射電極に接続するドレイン極を含み、第１反射電極は第１トランジスタを覆う。 - 特許庁

An active area 14 for displaying image to a viewer is formed within the pixel forming area 12, and a part of the pixel forming area 12 which includes at least one source line and/or gate line does not constitute the active area 14.例文帳に追加

ここで視聴者に対して画像を表示するアクティブ領域１４が上記画素形成領域１２内に形成されており、且つ、少なくとも一つの上記ソースラインおよび／またはゲートラインを含む上記画素形成領域１２の一部はアクティブ領域１４を構成していないことを特徴とする。 - 特許庁

In a first active region 101, memory gate electrodes 105 are aligned and formed commonly in the word line direction, and impurity-diffused layers 107, to be transistor source regions or drain regions, are aligned and formed commonly in the bit line direction.例文帳に追加

第１の活性領域１０１においては、ワード線方向に並ぶメモリゲート電極１０５がワード線方向に共通に形成され、ビット線方向に並ぶメモリトランジスタのソース領域又はドレイン領域となる不純物拡散層１０７がビット線方向に共通に形成されている。 - 特許庁

The device includes, in each pixel forming section, a first TFT 21 the conducting/non-conducting state of which is controlled by a voltage applied to a gate wiring line Gi and a second TFT 22 the conducting/non-conducting state of which is controlled by a voltage applied to a pixel state control wiring line Fi.例文帳に追加

ゲート配線Ｇｉに印加される電圧によって導通／非導通状態が制御される第１のＴＦＴ２１と画素状態制御配線Ｆｉに印加される電圧によって導通／非導通状態が制御される第２のＴＦＴ２２とを各画素形成部に備える。 - 特許庁

The memory device includes: a memory cell MC to connect a variable cell resistor Rcell and an access transistor AT in series between a plate line PL and a bit line BL; a drive controller; a sense latch circuit 71; and a verify pass latch 74 for an inhibit control and transfer gate circuits TG1.例文帳に追加

可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。 - 特許庁

A pass transistor end Pass TR 0 and a pass transistor end Pass TR 8 forming a common gate by a block selection signal BLKWL1 are independently driven by a first drive signal line SI1 and a second drive signal line SI2 which are selectively activated.例文帳に追加

ブロック選択信号ＢＬＫＷＬ１によって共通ゲートを形成するパストランジスタ端Ｐａｓｓ ＴＲ ０とパストランジスタ端Ｐａｓｓ ＴＲ ８とは、選択的に活性化される第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２によって独立して駆動される。 - 特許庁

The display device is provided with a pixel array part 1 in which signal lines and scanning lines are arrayed and which has an image capture function, a signal line drive circuit 2 for driving the signal lines, a gate line drive circuit 3 for driving the scanning lines, and a serial signal output circuit 4 for serially outputting a result of image capture.例文帳に追加

表示装置は、信号線および走査線が列設され画像取込機能を有する画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動するゲート線駆動回路３と、画像取込結果をシリアル出力するシリアル信号出力回路４とを備えている。 - 特許庁

Subsequently, a protective film 180 is laminated and is patterned, a contact hole 182 that exposes a contact part of the gate line or the data line is formed, thereafter, IZO is laminated on the upper part of the protective film 180 and is patterned and a pixel electrode connected with the drain electrode and a contact member connected with the contact part are formed.例文帳に追加

次に、保護膜180を積層しパターニングして、ゲート線またはデータ線の接触部を露出する接触孔182を形成した後、保護膜180の上部にＩＺＯを積層しパターニングして、ドレーン電極と連結される画素電極と接触部と連結される接触部材を形成する。 - 特許庁

The current driver circuit Pj then generates the drive current in the maintained circuit state and passes the drive current through a source line Sj to the pixel Aij which is in a drive controllable period by means of voltage state of the gate line Gi, so as to control the driving of the pixel Aij.例文帳に追加

そして、電流ドライブ回路Ｐｊは、ゲート配線Ｇｉの電位状態によって駆動制御可能期間となった画素Ａｉｊに対して、保持した回路状態で駆動電流を生成し、ソース配線Ｓｊを介して伝達することにより、画素Ａｉｊを駆動制御する。 - 特許庁

The non-selection word line bias circuit 9A applies the prescribed voltage to a non-selection memory transistor whose drain region is connected electrically to a drain region of the selected memory transistor through a nonvolatile word line in the direction where voltage between a drain and a gate is relaxed in injecting electron charges.例文帳に追加

非選択ワード線バイアス回路９Ａは、電荷注入時に、そのドレイン領域が、選択されたメモリトランジスタのドレイン領域と電気的に接続されている非選択のメモリトランジスタに対し、ドレインとゲート間の電圧を緩和する向きに、所定の電圧を非選択のワード線を介して印加する。 - 特許庁

To provide a method of manufacturing a liquid crystal display unit capable of preventing the end of a gate line, the end of a data line, and the surface of a drain electrode from being damaged and from having a reversed tapered structure during the period of the progress of an etching process for forming a contact hole and thereby improving electrical characteristics and the reliability of the liquid crystal display unit.例文帳に追加

接触孔形成のためのエッチング工程進行時に、ゲート線の端部、データ線の端部及びドレーン電極の表面が損傷及び逆テーパ構造となることを防止し、液晶表示装置の電気的特性及び信頼性を向上する製造方法の提供。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

A recess 16a is formed on the surface of a glass substrate 16, and an undercoating layer 23 is formed on the recess, on which a p-Si semiconductor layer 21, gate insulating film 24, and auxiliary capacitance line 38 are laminated so that the auxiliary line 38 is formed in the thickness direction of the glass substrate 16 to obtain a sufficient effective area.例文帳に追加

ガラス基板１６表面に凹部１６ａを形成し、この凹部にアンダーコート層２３を介し、ｐ−Ｓｉ半導体層２１、ゲート絶縁膜２４、補助容量線３８を積層して、ガラス基板１６の厚み方向にも補助容量線３８を形成して十分な実効面積を得る。 - 特許庁

Each of cells 101 is provided with a photodiode 102; FD 103; transfer transistor 111; reset transistor 112; amplification transistor 108 in which a gate electrode is connected to the FD 103, a drain is connected to a power source line 106, and a source is connected to a vertical signal line 107; and FD wiring 120.例文帳に追加

各セル１０１内には、フォトダイオード１０２と、ＦＤ１０３と、転送トランジスタ１１１と、リセットトランジスタ１１２と、ゲート電極がＦＤ１０３に、ドレインが電源線１０６に、ソースが垂直信号線１０７に接続された増幅トランジスタ１０８と、ＦＤ配線１２０とが設けられている。 - 特許庁

At the same time, apparent resolution is improved by using the Mach phenomenon and the Craik-O' Brien phenomenon by producing variable density information in the outline part while using the modulated clocks in a source signal line side driving circuit and a gate signal line side driving circuit.例文帳に追加

同時に、ソース信号線側駆動回路およびゲート信号線側駆動回路に変調クロックを用いることにより、輪郭部に濃淡情報をつくり出すことで、Ｍａｃｈ現象およびＣｒａｉｋ−Ｏ' Ｂｒｉｅｎ現象を利用して見かけ上の解像度を改善する。 - 特許庁

In a 3Tr.NAND having a cell unit consisting of one memory cell and two select-gate transistors holding it between them, when rewriting of data of a byte unit is performed, at the time of erasing, a potential of a bit line or a source line can be set in byte units, and erasing in byte units can be performed.例文帳に追加

１個のメモリセルとこれを挟み込む２個のセレクトゲートトランジスタとからなるセルユニットを有する３Ｔｒ．ＮＡＮＤにおいて、バイト単位のデータ書き換えを行う場合に、消去時に、ビット線又はソース線の電位を、バイト単位で設定できるようにし、バイト単位の消去を可能にする。 - 特許庁

In the signal line 19 for propagating digital signals, intervened is a three-terminal capacitance comprising a depletion type MOS transistor (Dep-Tr11) which is formed in a substrate 12 and is so mounted that a gate capacitance and a junction capacitance may work on the signal line 19.例文帳に追加

デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。 - 特許庁

In a DRAM having information storage capacitive elements C on a bit line BL, an interconnection trench 18 is made in an interconnection insulation film 17 formed on a gate electrode functioning as the word line WL of the DRAM and a side wall spacer 19 is formed on the side wall of the interconnection trench 18.例文帳に追加

ビット線ＢＬ上に情報蓄積用容量素子Ｃを有するＤＲＡＭにおいて、ＤＲＡＭのワード線ＷＬとして機能するゲート電極上に形成された配線形成用の絶縁膜１７に配線溝１８を形成し、配線溝１８の側壁にサイドウォールスペーサ１９を形成する。 - 特許庁

Since the delay caused by the signal line between a register 101 which outputs the data #1 of leading bit of n-bit parallel data #1-∼ and a latch circuit 6 or the gate of an amplifier circuit 3 can be eliminated by shortening the signal line, the outputting timing of the data #1 becomes earlier.例文帳に追加

ｎビットのパラレルデータ＃１〜＃ｎの先頭ビットのデータ＃１を出力するレジスタ１０_1とラッチ回路６との間の信号線を短くすることによって、信号線による遅延や増幅回路３のゲートによる遅延をなくすことができるため、先頭ビットのデータ＃１の信号が出力されるタイミングが早まる。 - 特許庁

A gate 15 is formed into a rectangular shape so that the width W1 in the direction crossing the axial line of the core or insert material, which is held by a fixed mold 12 and a movable mold 13, at a right angle becomes larger than the width W2 in the direction parallel to the axial line of the core or insert material.例文帳に追加

ゲート１５を、固定金型１２と可動金型１３とにより保持された中子またはインサート材の軸線に直交する方向における幅Ｗ１が、中子またはインサート材の軸線に平行な方向における幅Ｗ２よりも大きくなる長方形をなすように形成する。 - 特許庁

A color filter layer 16 and a pixel electrode 13 are laminated, in this order on the glass substrate in accordance with a pixel area surrounded with the signal line 12 and the gate line 11, and a striped color area is formed by the pixel electrode 13 and the color filter layer 16.例文帳に追加

ガラス基板上には、信号線１２およびゲート線１１に囲まれる画素領域に対応してカラーフィルタ層１６および画素電極１３がこの順で積層されており、画素電極１３およびカラーフィルタ層１６によりストライプ状の着色領域が形成されている。 - 特許庁

The first divided transistor M1a-M1c and the second divided transistors M2a-M2c are arranged so as to equalize the total sum of the positional coordinate value making reference to the central line x-x' in the gate directions of these gates.例文帳に追加

前記第１の分割トランジスタM1a〜M1c及び第２の分割トランジスタM2a〜M2cは、それ等ゲートのゲート方向の中心線ｘ-ｘ'を基準とする位置座標値の総和が、相互に等しくなるように配置される。 - 特許庁

To provide a liquid crystal display device of longitudinally long screen which can display a picture of high quality by securing sufficiently a selecting period of each gate line and driving with high frame frequency.例文帳に追加

各ゲートラインの選択期間を充分に確保するとともに高いフレーム周波数で駆動して、高品質の画像を表示させることができる縦長画面液晶表示装置を提供する。 - 特許庁

A second selection gate 510 is provided between the bit line BL0 arranged at a boundary of block regions 214[0], 214[1] being adjacent in the row direction and the I/O0 corresponding to the block region 214[0].例文帳に追加

行方向で隣り合うブロック領域２１４［０］，２１４［１］の境界に位置するビット線ＢＬ０と、ブロック領域２１４［０］に対応するＩ／Ｏ０との間に第２選択ゲート５１０を設けた。 - 特許庁

The boosting side gate circuit 36 has an electric transformer T11 on its signal line, so that the transmission signal is transmitted to the transducer X11 via a node 34 after passing through the electric transformer T11.例文帳に追加

昇圧側ゲート回路３６の信号ライン上には変圧器Ｔ１１が設けられているので、送信信号は変圧器Ｔ１１を経由した後、ノード３４を介して振動素子Ｘ１１に伝送される。 - 特許庁

The switching gate 14 is opened by the signal from the internal memory selecting part 13, and the LUT value for one line from the external memory 6 for LUT is written in the internal memory buffer 11a or 12a.例文帳に追加

内部メモリ選択部１３からの信号で切替ゲート１４が開き、ＬＵＴ用外付メモリ６からの１ライン分のＬＵＴ値を内部メモリバッファ１１ａ、１２ａのいずれかに書き込む。 - 特許庁

Since the current Ia reaches a value of nearly 1/hFE^2 of a gate discharge current flowing through the TR 40, a voltage drop across a resistor 28 is decreased when a line to a load 22 is broken.例文帳に追加

電流Ｉａはトランジスタ４０を介して流れるゲート放電電流のほぼ１／ｈFE^^２の大きさとすることができるため、負荷２２の断線時において抵抗２８での電圧降下が小さくなる。 - 特許庁

A bit line load 380 is coupled to a pair of bit lines and provided with bipolar pull-up transistors 389 and 403, P type transistors 390 and 404, a NAND logic gate 395 and a P type equalizing transistor.例文帳に追加

ビット・ライン負荷３８０は、１つのビット・ライン対と結合され、バイポーラ・プルアップ・トランジスタ３８９，４０３，Ｐ形トランジスタ３９０，４０４，ＮＡＮＤ論理ゲート３９５，およびＰ形等化トランジスタを含む。 - 特許庁

Respective circuits of stick drivers are constituted to be different on a scanning side and a data line side, and the thickness of the gate insulating film and the channel length or the like of the TFT are different according to required circuit characteristics.例文帳に追加

スティックドライバの各回路の構成は、走査線側とデータ線側で異なるものとし、要求される回路特性に応じてＴＦＴのゲート絶縁膜の厚さやチャネル長などを異ならせる。 - 特許庁

Grimps 52 are formed at the time of injection molding on one outer peripheral part of either among the front face and a rear face of the lens to make the lens surface asymmetric in regard to a line segment passing through the gate mark 51 and a lens center.例文帳に追加

このゲート跡５１とレンズ中心とを通る線分に関して左右非対称となるレンズ表面又は裏面のいずれか一方の外周部にシボ５２を射出成形時に形成する。 - 特許庁

The delay clock control circuit 14 is arranged between a power supply line VDD and the connection node, and is provided with a first P type transistor 15 for receiving an output of the second inverter 13 at a gate.例文帳に追加

遅延クロック制御回路１４は、電源線ＶＤＤと接続ノードとの間に配置されており、ゲートに第２のインバータ１３の出力を受ける第１のＰ型トランジスタ１５を備えている。 - 特許庁

In the device for driving current, a bias voltage generating part 102 outputs a bias voltage Vbias having a voltage value corresponding to the current value of a reference current Iref given to an input terminal 101 to a gate line G103.例文帳に追加

バイアス電圧生成部１０２は、入力端子１０１に与えられた基準電流Ｉｒｅｆの電流値に応じた電圧値を有するバイアス電圧Ｖｂｉａｓをゲート線Ｇ１０３に出力する。 - 特許庁

The gate line drive unit 35 has a dynamic type shift register 100, drive circuits 102, 104, and a leakage current compensation circuit 106 that are composed of the same-conductivity-type field effect transistor.例文帳に追加

ゲート線駆動ユニット３５は、同一導電型の電界効果トランジスタで構成された、ダイナミック型のシフトレジスタ１００、駆動回路１０２，１０４およびリーク電流補償回路１０６を有する。 - 特許庁

To provide a method for preventing the 1st line from emitting light brighter by making the characteristics of all storage capacitors to be the same in a liquid crystal display device of a pre-stage gate system.例文帳に追加

前段ゲート方式の液晶表示装置ですべてのストレージキャパシタの充電特性を同一にすることによって、最初のラインが明るくなる現象を防止するための方法を提供する。 - 特許庁

The second transistor T2 has a gate connected with a sense node between the photodiode PD and the first transistor T1, a drain connected with a second high potential power supply, and a source connected with a row signal line.例文帳に追加

第２トランジスタＴ２は、ゲートがフォト・ダイオードＰＤと第１トランジスタＴ１との間のセンスノードに接続され、ドレインが第２高電位電源に接続され、ソースが列信号線に接続される。 - 特許庁

A control circuit adds a value obtained by adding a particular potential stored in a particular potential storage to a threshold stored in an adjacent memory cell threshold storage to a gate potential of the source line side depletion-type FET, in the read operation.例文帳に追加

制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプＦＥＴのゲート電位に加える。 - 特許庁

Decoding units connected to each control gate line of a memory are controlled so as to provide select voltage, open voltage, and unselected voltage to perform read-out, program, and erasure operation.例文帳に追加

メモリの各々のコントロール・ゲート線へ接続されたデコーディング・ユニットは、読み出し、プログラム、及び消去操作を実行するため、選択電圧、開放電圧、非選択電圧を提供するように制御される。 - 特許庁

When a mobile phone 2 for the toll gate passes through the toll device, the toll device writes the information about the delay on the line into the mobile phone 2 in concurrent with a toll processing in the mobile phone 2.例文帳に追加

改札用携帯電話機２が改札装置を通過する際に、改札装置は前記携帯電話機２の改札処理と同時に前記携帯電話機２に前記経路遅延情報を書き込む。 - 特許庁

The source voltage potential of the pull-up transistor is pulled up after a predetermined period from the rising time of a word line selection instruction signal, by providing a capacitor for coupling the source voltage potential and the gate voltage potential of a pull-up transistor.例文帳に追加

プルアップトランジスタのソース電位とゲート電位とをカップリングするコンデンサを設け、ワード線選択指令信号の立ち上り時点から所定時間後において当該プルアップトランジスタのソース電位を引き上げる。 - 特許庁

A voltage relaxing transistor (102) has: a source connected to the supply node (N101) of the driver; a drain connected to the signal node (N1) connected to a signal line; and a gate having the voltage (V1) of the signal node (N1) applied thereto.例文帳に追加

電圧緩和トランジスタ(102)は、ドライバの供給ノード(N101)に接続されたソースと、信号線に接続される信号ノード(N1)に接続されたドレインと、信号ノード(N1)の電圧(V1)が与えられるゲートとを有する。 - 特許庁

When the memory cell is selected, a selection signal SEL for setting the first additional FET in an ON state is supplied to the gate terminal of the first additional FET/N1 through a selection signal supply line L1.例文帳に追加

メモリセルの選択時に、第１の追加ＦＥＴをオン状態とする選択信号ＳＥＬを、選択信号供給線Ｌ１によって第１の追加ＦＥＴ・Ｎ１のゲート端子に供給する。 - 特許庁

A gate position 41 upon the injection molding is opposed to a disposal planned location of the weld line 31 in the circumferential direction and is arranged corresponding to the center of the insertion direction D1 of the overlapping portion 23.例文帳に追加

そのため、射出成形の際のゲート位置４１は、ウェルドライン３１の配置予定箇所と円周方向に対峙し、かつ、重なり部分２３の挿入方向Ｄ１の中央に対応して配置されている。 - 特許庁

Even if a try state buffer 12 becomes disabled, instability of pass-though current and gate level inside a test interface circuit 20 is prevented, by shifting a signal line of the main data bus 13 to the prescribed level.例文帳に追加

トライステートバッファ１２がディスエーブルとなっても、主データバス１３の信号ラインを所定レベルにシフトすることにより、テストインターフェイス回路２０の内部での貫通電流やゲートレベルの不定を回避する。 - 特許庁

A switching transistor Tr2 is turned on in response to a control signal AZ2 supplied from a scanning line AZ2 prior to a sampling period and sets the gate G of a driving transistor Trd to a potential Vofs.例文帳に追加

スイッチングトランジスタＴｒ２は、サンプリング期間に先立ち走査線ＡＺ２から供給される制御信号ＡＺ２に応じオンして駆動トランジスタＴｒｄのゲートＧを電位Ｖｏｆｓに設定する。 - 特許庁

As an image signal input to a pixel from a source signal line, a desired potential is applied to a gate of a diode-connected transistor for supplying the electric current to the display device.例文帳に追加

ソース信号線より画素に入力される映像信号は、表示素子に電流を供給するためのトランジスタをダイオード接続とし、当該ダイオード接続されたトランジスタのゲートに所望の電位が印加される。 - 特許庁