「Gate Line」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

The current limiting circuit 11 includes a first PMOS transistor TP1 with a bit line precharge voltage VHB applied to its source and a gate voltage generation circuit 15 generating the voltage V1 of the PMOS transistor TP1.例文帳に追加

電流制限回路１１は、ビット線プリチャージ電圧ＶＨＢがソースに印加された第１のＰＭＯＳトランジスタＴＰ１と、ＰＭＯＳトランジスタＴＰ１の電圧Ｖ１を発生するゲート電圧発生回路１５を含む。 - 特許庁

A main scanner 104 brings the sampling transistor 3A into conduction in second timing to apply a reference potential from the signal line DTL101 to a gate (g) of the drive transistor 3B, and sets a source (s) at the second potential.例文帳に追加

主スキャナ１０４は、第２タイミングでサンプリング用トランジスタ３Ａを導通させて、信号線ＤＴＬ１０１から基準電位を駆動用トランジスタ３Ｂのゲートｇに印加するとともに、ソースｓを第２電位にセットする。 - 特許庁

A third transistor TR3 for erasing an image is arranged for each pixel, and the gate is connected to the reset signal line R, the source is connected to the pixel electrode 4 of the liquid crystal cell LC, and the drain is connected to the wiring for erasure E, respectively.例文帳に追加

各画素に画像消去用の第３トランジスタＴＲ３を配置し、ゲートをリセット信号線Ｒに、ソースを液晶セルＬＣの画素電極４に、ドレインを消去用配線Ｅにそれぞれ接続する。 - 特許庁

On the lowest side of the lead-in wiring 21, a horizontal belt part 16 of short-circuiting wiring 14 parallel to the gate line 3 is arranged, and protective elements 9 are connected across the horizontal belt part 16 and each lead-in wiring 21.例文帳に追加

引き回し配線２１の下端部側には、ゲートライン３と平行な短絡用配線１４の横帯部１６が設けられ、横帯部１６と各引き回し配線２１との間に保護素子９が接続されている。 - 特許庁

Trenches for burying the word lines 113 functioning as gate electrodes for a plurality of the memory transistors arranged in the line direction in common are formed in the specified region of the insulating film so that the surface of the capacity film is exposed.例文帳に追加

次に、絶縁膜の所定領域に、行方向に並ぶ複数の前記メモリトランジスタのゲート電極として機能するワード線113を共通に埋め込むための溝を、容量膜表面が露出するように形成する。 - 特許庁

In respective unit circuits 10, the gate of a switching transistor 1 is connected to the output terminal of two inputs NAND gates 3 through an inverter 4 while the other terminal of a resistive element 2 is connected to a row power source line 12.例文帳に追加

各ユニット回路１０において、スイッチングトランジスタ１のゲートは、２入力ＮＡＮＤゲート３の出力端子とインバータ４を介して接続され、抵抗素子２の他方の端子はロウ電源線１２と接続されている。 - 特許庁

The substrate 1 further includes a display data reading circuit portion 4 having a differential amplifier 4a for lowering a lower potential and heightening a higher potential and outputting it to the signal line and a transmission gate portion 6 and video line 7 for reading the first potential signal and a reference second potential signal.例文帳に追加

さらに、基板１は、低い方の電位をより低くして、かつ、高い方の電位をより高くして信号線に出力する差動増幅器４ａからなる表示データ読み出し回路部４と、第１の電位信号と基準となる第２の電位信号を読み出すトランスミッションゲート部６とビデオ線７とを有する。 - 特許庁

When a connection destination of the operational amplifier 37A is switched from a data line 31A to a data line 31B, the control part applies a voltage of VSS<V≤VMM+Vt (Vt is a threshold voltage of a SW2) to a gate of an n-channel type field-effect transistor SW2 to make the n-channel type field-effect transistor SW2 transit to a conduction state.例文帳に追加

オペアンプ３７Ａの接続先をデータ線３１Ａからデータ線３１Ｂへ切り替える際、制御部は、ＶＳＳ＜Ｖ≦ＶＭＭ＋Ｖｔ（ＶｔはＳＷ２の閾値電圧）の電圧Ｖをｎチャネル型電界効果トランジスタＳＷ２のゲートに印加してｎチャネル型電界効果トランジスタＳＷ２を導通状態に遷移させる。 - 特許庁

On the upper surface of a second interlayer insulation layer 7, a second local interconnect line 8 connecting the source region 4A of an MOS transistor T with the lower electrode layer 10A of a ferroelectric capacitor C and connecting a part of the gate electrodes 3A and 3C of the MOS transistor T with the uppermost layer interconnect line 12 is formed.例文帳に追加

また、第二の層間絶縁層７の上面に、ＭＯＳトランジスタＴのソース領域４Ａと強誘電体キャパシタＣの下部電極層１０Ａとを接続し、且つ、ＭＯＳトランジスタＴの一部のゲート電極３Ａ、３Ｃと最上層配線１２とを接続する第二の局所配線８を形成する。 - 特許庁

A first impurity is ion-implanted into the active region exposed by the lamination gate to form a source/drain region at a first concentration, a word line is used as a mask for etching to remove the exposed field oxide film, and the first insulating film on the word line is also removed or equally etched.例文帳に追加

前記積層ゲートにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成し、ワードラインをエッチング用マスクとして用いて露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の第１絶縁をも取り除くか、均等にエッチングする。 - 特許庁

A word line WL which functions as the gate electrode of the selective MISFET of a DRAM is made on the main surface of a semiconductor substrate, and then, plugs (a connecting plug BP and a plug made in a pattern SNCT) to be connected with the source and drain regions of the MISFET are made in the insulating film covering the word line WL.例文帳に追加

半導体基板の主面上にＤＲＡＭの選択ＭＩＳＦＥＴのゲート電極として機能するワード線ＷＬを形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴのソース、ドレイン領域と接続するプラグ（接続プラグＢＰおよびパターンＳＮＣＴに形成されるプラグ）を形成する。 - 特許庁

And in a consecutive image display period, while holding the gate-source potential of the drive TFT 106 by the holding means 107, the source or the drain of the drive TFT 106 is separated from the current signal line 103 so as to be connected to a second feeder line 102 to allow a drive current to flow in an organic EL element 105.例文帳に追加

また、その後の画像表示期間に保持手段１０７により駆動ＴＦＴ１０６のゲートソース間電位を保持しつつ、駆動ＴＦＴ１０６のソース又はドレインを電流信号線１０３から切り離して第２の給電線１０２に接続し、有機ＥＬ素子１０５に駆動電流を流す。 - 特許庁

A scanner for control 104 makes a sampling transistor Trs conductive in a time band, when a signal line DTL1 is on a reference potential and applies the reference potential on a gate g of a driving transistor Trd, and sets low potential to a source s of the drive transistor Trd from a supply line DSL1.例文帳に追加

制御用スキャナ１０４は、信号線ＤＴＬ１が基準電位にある時間帯でサンプリング用トランジスタＴｒｓを導通させ、駆動用トランジスタＴｒｄのゲートｇに基準電位を印加するとともに、給電線ＤＳＬ１から低電位を駆動用トランジスタＴｒｄのソースｓにセットする。 - 特許庁

By having the electrode of the non-linear element connected to a scanning line or a signal line, and the first wiring layer or the second wiring layer of the non-linear element for applying a potential to the gate electrode is directly connected to the electrode layer, stable operation by reduction in the connection resistance and reduction of occupied area of a connection portion are attained.例文帳に追加

非線形素子のゲート電極を走査線又は信号線と接続し、ゲート電極の電位を印加するための非線形素子の第１配線層又は第２配線層とゲート電極層の接続を直接接続することで、接続抵抗の低減による安定動作と接続部分の占有面積の縮小を図る。 - 特許庁

The second line 20 formed on a position where it laps over the thin-film transistor is arranged on the position where the second line 20 laps over a source region 13A or a drain region 13B of the thin-film transistor and does no lap over a gate electrode 15 and a lightly doped drain region (LDD regions 13C, 13D).例文帳に追加

薄膜トランジスタと重なる位置に形成される第２配線２０は、薄膜トランジスタのソース領域１３Ａまたはドレイン領域１３Ｂと重なる位置であって、ゲート電極１５及び低濃度不純物拡散領域（ＬＤＤ領域１３Ｃ，１３Ｄ）とは重ならない位置に配置されている。 - 特許庁

Transfer gate electrodes V1(TG1A) and V3(TG3A) of a photoelectric conversion element line for one line portion, which is the closest to a horizontal transfer CCD 36 or for adjacent two lines among a plurality of two-dimensionally arrayed photoelectric conversion elements 32, are configured so as to be discriminated from the other photoelectric conversion elements, and are controlled independently.例文帳に追加

二次元的に配列された複数の光電変換素子３２のうち水平転送ＣＣＤ３６に最も近い１行分又は隣接する２行分の光電変換素子ラインの転送ゲート電極Ｖ1 （ＴＧ1A）, Ｖ3 （ＴＧ3A）を他の光電変換素子と区別して独立に制御できる構造に構成する。 - 特許庁

In the display device in which microcapsules with a plurality of built-in charged particles are disposed on a plurality of pixel electrodes and which displays lightness/darkness by controlling the charged particles by using potential of the pixel electrodes, pixels and a drive circuit for driving a source signal line or a gate signal line are formed.例文帳に追加

複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、画素電極の電位により帯電粒子を制御することによって明暗を表示する表示装置において、画素と同一基板上にソース信号線またはゲート信号線を駆動する駆動回路を形成した表示装置である。 - 特許庁

In addition, the dot has: the switching element 39 provided at an intersection between the gate line 48 and the data line; a first opening 25 having at least a first pixel electrode 31 provided via the switching element 39; and a second opening 26 having at least a second pixel electrode 32 and a control electrode 34.例文帳に追加

また、ドットは、ゲート線４８とデータ線の交差部に設けられたスイッチング素子３９と、スイッチング素子３９を介して設けられた第１の画素電極３１とを少なくとも有する第１の開口部２５と、第２の画素電極３２と制御電極３４とを少なくとも有する第２の開口部２６とを有している。 - 特許庁

A host device 3 unifies management of booking information from each PDA (personal digital assistance) 1 and each user management device 4 and information about the waiting line at an entrance gate 6, issues booking numbers numbered serially, and performs the fair booking between users on the waiting line and users each of the PDAs 1.例文帳に追加

各携帯情報端末１および各顧客管理装置４からの予約情報と、入場ゲート６での行列の情報を予約情報とをホスト装置３が一元管理し通し番号の予約番号を発行し、行列者と各携帯情報端末１の利用者の間で公平な予約を行う。 - 特許庁

A microcomputer 100 outputs a power source-ON signal which is to be applied to a power source circuit 103 and a scanning line control flag producing means (Exclusive OR gate) 104 and also reads out a scanning line control flag at the time of a preceding power source-ON from an EEPROM 102 to apply it to the means 104.例文帳に追加

マイコン１０１は電源回路１０３、走査ライン制御フラグ作成手段（Ｅｘｃｌｕｓｉｖｅ ＯＲゲート）１０４に与える電源ＯＮ信号を出力し、且つ、前回の電源ＯＮ時の走査ライン制御フラグをＥＥＰＲＯＭ１０２から読み出して走査ライン制御フラグ作成手段１０４に与える。 - 特許庁

The selective gate G15 conducts the changeover of an output to the gesture-signal transmission line L1 side or the output to the infrared-ray signal transmission line L2 side connected to the other output section of the optoelectric transducer PD1 of charges output from the output section of the optoelectric transducer PD1.例文帳に追加

選択ゲートＧ１５は、光電変換素子ＰＤ１の出力部から出力される電荷を、ジェスチャー信号伝送ラインＬ１側に出力するか、光電変換素子ＰＤ１の他方の出力部と接続される赤外線信号伝送ラインＬ２側に出力するかの切替を行うことができる。 - 特許庁

The gate 2 of a disk device 3 is provided with an elastic first felt 6 having one line of slit 4 and a plurality of crossing slits 5, and a second felt 7 having elasticity weaker than that of the first felt 6 and at least one line of slit 4 formed to be fixed to the backside of the first felt 6.例文帳に追加

ディスク装置３のゲート２に、一条のスリット４と複数の交差スリット５が形成された弾性を有する第１フェルト６と、第１フェルト６よりも弱い弾性を有し少なくとも一条のスリット４が形成され前記第１フェルト６の背面に固着された第２フェルト７とを備える。 - 特許庁

In the liquid crystal display device of the dot inversion driving system inverting polarities of voltages which are applied to picture element area with respect to the voltage of a common electrode at every gate electrode line and for every source electrode line, the order of colors in a pixel in which three colors of R, G, B are made to be a pair is cyclically changed at every pixel.例文帳に追加

絵素領域に印加された電圧の極性を共通電極の電圧に対してゲート電極線およびソース電極線毎に反転させるドット反転駆動方式の液晶表示装置において、ＲＧＢの３色を１組とする画素内の色の順序を画素毎に巡回的に変化させる。 - 特許庁

A pixel region, defined with a gate bus line 12 and a drain bus line 14 and arranged on the TFT substrate 2, has a sub-pixel A to which the gray scale voltage for driving the liquid crystal layer 6 is applied, and a sub-pixel B which is formed while being separated from the sub-pixel A and to which the voltage lower than the gray scale voltage is applied.例文帳に追加

ゲートバスライン１２及びドレインバスライン１４により画定されてＴＦＴ基板２上に配置された画素領域は、液晶層６を駆動するための階調電圧が印加される副画素Ａと、副画素Ａと分離して形成されて階調電圧より低い電圧が印加される副画素Ｂとを有している。 - 特許庁

The power supply circuit is provided with a constant current source 6 connected between a feedback line L2 and a grounding to generate sink current constantly and raise gate voltage to a FET 3 up to a predetermined value with the sink current, and a FET 7 connected between the feedback line L2 and a grounding to be turned on synchronizing with a signal for turning off a FET 3.例文帳に追加

帰還ラインＬ２と接地間に接続され常時シンク電流を発生させ前記シンク電流によってＦＥＴ３へのゲート電圧を所定値まで持ち上げる定電流源６と、帰還ラインＬ２と接地間に接続されＦＥＴ３をオフさせる信号と同期してオンするＦＥＴ７とを備えた。 - 特許庁

After a word line WL functioning as a gate electrode of a selection MISFET in a DRAM is formed on the main surface of a semiconductor substrate, a plug (to be formed on a connection plug BP and a pattern SNCT) is formed to be connected with the source/drain of an MISFET is formed on an insulating film covering the word line WL.例文帳に追加

半導体基板の主面上にＤＲＡＭの選択ＭＩＳＦＥＴのゲート電極として機能するワード線ＷＬを形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴのソース・ドレインとと接続するプラグ（接続プラグＢＰおよびパターンＳＮＣＴに形成されるプラグ）を形成する。 - 特許庁

A terminal circuit 13 is provided in another terminal D of the transmission line 12 and ringing is suppressed by applying a high potential VH and a low potential VL to the transmission line 12 respectively after the transition of the input signal from a low level to a high level and while the transfer gate 11 is off after the transition from the high level to the low level.例文帳に追加

伝送線路１２の他端Ｄには、終端回路１３が設けられ、入力信号の低レベルから高レベルへの遷移後、及び高レベルから低レベルへの遷移後の転送ゲート１１がオフの期間にそれぞれ、伝送線路１２に高電位ＶＨ及び低電位ＶＬを与えて、リンギングを抑制する。 - 特許庁

An imaging system comprises: a plurality of gate lines; a plurality of data lines; a common ground lines; a plurality of capacitors; and a pixel array alternately arranged so that the common ground line may be shared by the plurality of capacitors, and that the common ground line may be shared by at least two pixel lines or rows.例文帳に追加

イメージングシステムは、複数のゲートラインと、複数のデータラインと、共通グランドラインと、複数のキャパシタと、前記共通グランドラインが前記複数のキャパシタに共有され、前記共通グランドラインが少なくとも２つの画素の行又は列により共有されるように、互い違いに配列された画素のアレイと、を備える。 - 特許庁

In such a manner, even if static electricity builds up, the dual gate type TFTs are turned on and permits the charges to dissipate into the ground, therefore, it is possible to prevent TFTs arranged in the scanning line driving circuit 104 and the data line driving circuit 101 from being broken down by static electricity, and provide an electrooptical device excellent in display quality.例文帳に追加

これにより、静電気が生じても、デュアルゲート型ＴＦＴがオンすることにより電流がグランドに逃げるので、走査線駆動回路１０４及びデータ線駆動回路１０１に配置されるＴＦＴなどの静電気による破壊を防止でき、表示特性の良い電気光学装置を得ることができる。 - 特許庁

The nonvolatile memory device includes at least one string including a plurality of memory cell transistors connected in series, at least one bit line corresponding to the at least one string, and a sensing transistor including a gate for sensing the voltage of the bit line and the high critical voltage.例文帳に追加

直列に連結される複数のメモリセルトランジスタをそれぞれ備える少なくとも一つのストリングと、少なくとも一つのストリングにそれぞれ対応する少なくとも一つのビットラインと、ビットラインの電圧をセンシングするゲートを持ち、かつ高い臨界電圧を持つセンシングトランジスタと、を備える不揮発性メモリ装置。 - 特許庁

To provide a liquid crystal display unit and its defect repair method which can repair a defect place relatively easily if the distance from a display part to an edge of a substrate is short and a defect due to a short circuit between a storage capacity bus line batch electrode and a gate bus line crossing it occurs.例文帳に追加

表示部から基板の縁までの距離が小さく、且つ、蓄積容量バスライン一括電極とそれに交差するゲートバスラインとの短絡による欠陥が発生したときに比較的簡単に欠陥個所を修復することができる液晶表示装置及びその欠陥修復方法を提供する。 - 特許庁

When a potential matching a video signal is set from a signal line to a holding capacitor connected between the gate and source electrodes of a driving transistor of a pixel part, 1st and 2nd switch transistors are connected in series between the gate and drain electrodes of the driving transistor to perform independent control wherein the 1st switch transistor is turned off and then the 2nd switch transistor is turned off.例文帳に追加

画素部の駆動トランジスタのゲート・ソース電極間に接続された保持容量に、信号線から映像信号に見合う電位を設定する際、前記駆動トランジスタのゲート・ドレイン電極間に第１、第２のスイッチトランジスタを直列接続し、前記第１のスイッチトランジスタをオフして次に前記第２のスイッグトランジスタをオフする独立制御を行う。 - 特許庁

Namely, the OLED display 10 is provided with a driving circuit 20 for driving the OLED by the amorphous silicon TFT, and a supply line driver 14 for switching off the voltage to be supplied to the drain electrode in the amorphous silicon TFT when switching on-off the gate voltage to the gate electrode in the amorphous silicon TFT of the driving circuit 20.例文帳に追加

即ち、ＯＬＥＤディスプレイ１０において、アモルファスシリコンＴＦＴによってＯＬＥＤを駆動する駆動回路２０と、この駆動回路２０のアモルファスシリコンＴＦＴにおけるゲート電極へのゲート電圧をオン・オフする際に、アモルファスシリコンＴＦＴにおけるドレイン電極への供給電圧をオフする供給線ドライバ１４とを備える。 - 特許庁

The matrix having opening portions 18, each consisting of a plurality of line electrodes so as to encircle electron emission portions 13, is formed between a cathode electrode 11 and an anode electrode 22 for specifying electron emission positions with a lower gate electrode 15 and an upper gate electrode 17 isolated from each other and arranged almost perpendicular to each other.例文帳に追加

カソード電極１１とアノード電極２２の間に、各々が複数のライン状電極からなり、電子放出部１３を取囲むような開口部１８を有し、互いに絶縁され、かつ互いにおおよそ直交するように配置された下部ゲート電極１５及び上部ゲート電極１７により電子放出箇所を特定するマトリクスを形成する。 - 特許庁

The gate electrode of the 1st MOS transistor M1 is formed with polycrystalline silicon including p-type dopant, the gate electrode of the 2nd MOS transistor M2 is formed with polycrystalline including n-type dopant and connected to the 1st power supply line, and an output signal Vout is output based on the drain voltage of the 2nd MOS transistor M2.例文帳に追加

第１のＭＯＳトランジスタＭ１のゲート電極がｐ型の不純物を含んだ多結晶シリコンで形成され、第２のＭＯＳトランジスタＭ２のゲート電極がｎ型の不純物を含んだ多結晶シリコンで形成されると共に、第１の電源線に接続され、第２のＭＯＳトランジスタＭ２のドレイン電圧に基づいて出力信号Ｖｏｕｔを出力する。 - 特許庁

Or the thin film transistor liquid crystal display device which uses the reset signal by shifting the phase of the gate driving pulses in the gate line direction according to the clock cycles while at least one or more 1-bit shift registers are integrated uses the reset signal of the shift register positioned at the final stage of the shift register array as an input signal for the driving pulses.例文帳に追加

あるいは、少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタ列の最後の段に位置したシフトレジスタのリセット信号を、駆動パルスの入力信号として使用する - 特許庁

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200.例文帳に追加

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。 - 特許庁

A capacitor 54 grounding the other end to a node Q, a source area and a gate electrode are mutually connected to one another for an n-type MOS transistor 50 connecting the source area/a drain area to BL and the node Q and connecting the gate electrode to WL, and the n-type MOS transistor 52 connecting the drain area to a power source line is connected.例文帳に追加

ソース領域／ドレイン領域がＢＬとノードＱとに接続されゲート電極がＷＬに接続されたｎ型ＭＯＳトランジスタ５０に対し、ノードＱに他端が接地されたキャパシタ５４とソース領域及びゲート電極が互いに接続されドレイン領域が電源線に接続されるｎ型ＭＯＳトランジスタ５２を接続する。 - 特許庁

A memory transistor MT as a memory cell of a semiconductor memory device is provided with a drain region 7, and a source region 9 that are formed in a silicon layer of an SOI substrate, a floating channel body formed in a silicon layer among the drain and source regions, and a gate electrode (word line WL) arranged on the channel body with a gate insulating film in between.例文帳に追加

半導体メモリ装置のメモリセルである記憶トランジスタＭＴは、ＳＯＩ基板のシリコン層に形成されたドレイン領域７及びソース領域９と、これらの領域の間のシリコン層に形成されたフローティングのチャネルボディと、チャネルボディ上にゲート絶縁膜を介して配置されたゲート電極（ワード線ＷＬ）と、で構成される。 - 特許庁

In the case the data housing area of the packet is filled with the transmission data when the transmission data is mounted on the incoming packet, the node station 100 sends the packet mounted with the full transmission data to a gate node station 101 through the shortest line up to the gate node station 101 connected to a monitoring station 200 and additionally replenishes a new empty packet.例文帳に追加

ノード局１００は、到来するパケットに送信データを搭載したとき、このパケットのデータ収容エリアが送信データで満杯になると、監視局２００に接続されているゲートノード局１０１までの最短距離の回線で、送信データが満杯に搭載されたパケットをゲートノード局１０１に送り、新規な空きパケットを追加補給する。 - 特許庁

A lens 100 having an optical axis N is formed by molding a resin with molding tools 110-112, the optical axis N in a lens face 100a is brought into line with a pinpoint gate 116 as a resin inflow hole and a doughnut- shaped light shielding face 100c is formed around the cut part 116' of the resin 120 at the pinpoint gate 116 part.例文帳に追加

光軸Ｎを有するレンズ１００は成形型１１０〜１１２を用いた樹脂成形により形成され、レンズ面１００ａにおける光軸Ｎ位置を樹脂の流入口であるピンポイントゲート１１６位置とし、ピンポイントゲート１１６部分の樹脂１２０の切断部１１６′を取り囲むように光を遮るドーナツ状の遮光面１００ｃを設けた。 - 特許庁

On the side face of a control gate electrode 13 which corresponds to a first active region 12A, where the control gates 13 are facing each other, a first floating gate electrode 14A is formed through an interposed tunnel insulation film, extending over the center line of an isolation region 11 to the second active region 12B side.例文帳に追加

制御ゲート電極１３における第１の活性領域１２Ａと対応し且つ制御ゲート電極１３同士が互いに対向する側の側面には、トンネル絶縁膜を介在させた第１の浮遊ゲート電極１４Ａが素子分離領域１１の中心線を越えて第２の活性領域１２Ｂ側にまで延びるようにるように形成されている。 - 特許庁

A first impurity region 4ad acting line a source region and a second impurity region 4ae acting like a drain region are formed through ion implantation by using a resist pattern for forming a gate electrode of a transistor as a mask, and the gate electrode 9 including lower electrodes 6a, 8a and an upper electrode 7a is formed by using the resist pattern for a mask.例文帳に追加

トランジスタのゲート電極を形成するためのレジストパターンをマスクとしてイオン注入によりソース領域となる第１不純物領域４ａｄとドレイン領域となる第２不純物領域４ａｅが形成され、そのレジストパターンをマスクとして下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成される。 - 特許庁

In growing the carbon nanotube 230 on the nickel membrane 231 by vapor phase synthesis in the reaction jar 101 of microwave plasma CVD device, only cathode line film 202 is set at a lower electric potential than the metal mesh by the bias power source and the gate line film 204 is set at the same potential as the metal mesh, and the carbon nanotube 230 is grown only on the nickel membrane 231 over the cathode line film 202.例文帳に追加

マイクロ波プラズマＣＶＤ装置の反応槽１０１内で、気相合成によりニッケル膜２３１上にカーボンナノチューブ２３０を成長させる際、カソードライン薄膜２０２のみをバイアス電源により金属メッシュよりも低い電位に設定し、ゲートライン薄膜２０４は金属メッシュと同じ電位として、カソードライン薄膜２０２上のニッケル膜２３１のみにカーボンナノチューブ２３０を成長させる。 - 特許庁

In this manufacturing method, first and second active regions 53a, 53b are formed on a semiconductor substrate, and the word line pattern which intersects an upper part of the fist active region 53a and the gate pattern which intersects an upper part of the second active region 53b are formed.例文帳に追加

半導体基板に第１及び第２活性領域を形成することと、第１活性領域５３ａの上部を横切るワードラインパターン及び第２活性領域５３ｂの上部を横切るゲートパターンを形成することを含む。 - 特許庁