「Gate Line」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

An iterative timing analysis is performed analytically before a chip is fabricated, based on a technique that uses optical proximity correction techniques for shortening the gate lengths and adjusting metal line widths and proximity distances of critical time-sensitive devices.例文帳に追加

ゲート長を短縮し、金属配線幅およびクリティカル時間感応性デバイスの近接距離を調節するための光学近接補正技法を使用する方法に基づいて、チップが製造される前に、反復タイミング解析が解析的に実施される。 - 特許庁

The equalizer parts 4a and 4b respectively perform the detection of frequency offset, the estimation of transmission line characteristics and setting of a tap coefficient after the input of the carrier sense signal, and generate the demodulation data gate signals and demodulation data signals after that initial setting.例文帳に追加

等化器部４ａ，４ｂはそれぞれキャリアセンス信号の入力後に周波数オフセットの検出と伝送路特性の推定とタップ係数の設定とを行い、その初期設定後に復調データゲート信号と復調データ信号とを生成する。 - 特許庁

The transfer gate 4 is driven by a first transmission control potential 11 so that the transition of a low-level-side bit line can be suppressed at a constant level on data sensing and is driven in a high-conductance state by second transmission control potential V12 (<V11) on restoring.例文帳に追加

トランスファゲート４は、データセンス時は、低レベル側ビット線の遷移が一定レベルで抑えられるような第１の転送制御電位Ｖ１１により駆動され、リストア時は第２の転送制御電位Ｖ１２（＜Ｖ１１）により高コンダクタンス状態に駆動される。 - 特許庁

Before entering correction operation just after reverse bias operation, the sampling transistor T1 is switched on in a time band where the signal line WS is the reference potential Vofs, and the display executes initialization operation making a gate G of the drive transistor T2 the reference potential Vofs.例文帳に追加

逆バイアス動作の直後で補正動作に入る前に、信号線ＷＳが基準電位Ｖｏｆｓにある時間帯で、サンプリング用トランジスタＴ１をオンし駆動用トランジスタＴ２のゲートＧを基準電位Ｖｏｆｓにする初期化動作を行う。 - 特許庁

When an OLT (Optical Line Terminal) sends a GATE (discovery) message to each ONU by designating grant start time 151, each ONU (Optical Network Unit) having received the message determines whether it matches a condition for making a registration request (REGISTER_REQ), and sends back the message only in the case of matching.例文帳に追加

ＯＬＴがグラント・スタート（Grant start）時間１５１を指定してＧＡＴＥ（discovery）メッセージを各ＯＮＵに送ると、受信した各ＯＮＵは登録要求（REGISTER_REQ）を行う条件に合致するかを判別し、合致した場合のみこのメッセージを返送する。 - 特許庁

Also, the gate of the FET Q2 for the buffer amplifier and the drain of the FET Q1 for the oscillation circuit are connected to each other through a DC cutting capacitor C1 and a line SL2, and the electric length thereof is set to less than a half as large as the wavelength at an oscillation frequency.例文帳に追加

また、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間を直流カットキャパシタＣ１および線路ＳＬ２を介して接続し、この電気長を発振周波数の１／２波長未満とする。 - 特許庁

A data read-out current Is flows in a current path passing through a selection memory cell formed through a data bus DB, a column selection gate CSG, a bit line BL and a reference voltage wiring SL installed between a data read- out circuit 52a and a read-out reference voltage Vss terminal.例文帳に追加

データ読出電流Ｉｓは、データ読出回路５２ａから読出基準電圧Ｖｓｓの間に、データバスＤＢ、コラム選択ゲートＣＳＧ、ビット線ＢＬ、基準電圧配線ＳＬを介して形成される、選択メモリセルを通過する電流経路を流れる。 - 特許庁

The lower sidewall 43 facing the upper sidewall 42 is formed not only to be not parallel to the upper sidewall 42 but also as an inclined wall inclining downward and outward by the inclination angle of θ with respect to the vertical line or gate plate body 30.例文帳に追加

また、上側壁４２と向き合う下側壁４３は、上側壁４２に対し非平行であるばかりでなく、鉛直線又はあおり板本体３０に対し傾斜角θ２だけ外下がりに傾斜する傾斜壁として設けられている。 - 特許庁

A scanning line GW1 and first routing wiring RD1 which are made of a gate material are connected by a conductive material 17 causing a contact resistance via a contact part CT, whereby a length of the scanning line GW1 is equalized to that of a scanning line GW3 bridge-connected to second routing wiring RU1 made of a source material, by a conductive material 14 via contact holes 12 and 13.例文帳に追加

ゲート材料で形成された走査線ＧＷ１と第１引き回し配線ＲＤ１とを、コンタクト部ＣＴを介して接触抵抗を生じさせる導電性材料１７により接続することで、走査線ＧＷ１の長さを、ソース材料で形成された第２引き回し配線ＲＵ１とコンタクトホール１２及び１３を介して導電性材料１４によってブリッジ接続された走査線ＧＷ３の長さを同一になるようにする。 - 特許庁

The EL display device having a plurality of pixels arranged in a grid shape includes a switch 121a, capable of preventing flowing of current to the drain electrode of a driving transistor 11a from an EL power source 12 during a video writing period for writing a video signal in an EL element 15, by turning on a switching transistor 11k by a gate signal from a gate signal line 2.例文帳に追加

格子状に配された複数の画素を有するＥＬ表示装置において、ゲート信号線２からのゲート信号によってスイッチングトランジスタ１１ｋをＯＮ状態にして、ＥＬ素子１５へ映像信号を書き込む映像書き込み期間において、ＥＬ電源１２から駆動トランジスタ１１ａのドレイン電極に電流が流れないようにするスイッチ１２１ａを有する。 - 特許庁

For example, in a whole read mode, the controller extends an amplifier reset time more than that in a partial read mode to delay a timing of the end of amplifier reset thereby delaying a time of gate ON, a time of an amplifier output hold, a conversion time of A/D conversion, and timing of amplifier reset start in an amplifier 31 on a gate line G selected next.例文帳に追加

例えば、全体読み出しモードにおいて、コントローラによってアンプリセットの時間を部分読み出しモードよりも長くすることで、アンプリセット終了のタイミングを遅らせるとともに、それに伴ってゲートＯＮの時間、アンプ出力ホールドの時間、Ａ／Ｄ変換の変換時間、および次に選択されるゲートラインＧにおけるアンプ３１でのアンプリセット開始のタイミングを遅らせる。 - 特許庁

This liquid crystal display device comprises a plurality of pixels arranged in a matrix form, a plurality of gate lines extending in the direction of the raw, and a plurality of data lines extending in the direction of the column, and each pixel is connected to one gate line, and at least the pixels of one column are alternately connected to the adjacent two data lines at least in one row unit.例文帳に追加

この液晶表示装置は行列形態に配列されている複数の画素、行方向に伸びている複数のゲート線、そして列方向に伸びている複数のデータ線を含み、各画素は一つのゲート線に連結されており、少なくとも一つの列の画素は隣接した二つのデータ線に少なくとも一つの行を単位にして交互に連結されている。 - 特許庁

The wafer processor includes a transfer chamber 10 which is vaccumized for exhaustion and has a plurality of gate valves, a plurality of vacuum processing chambers 20, 30, and 40 which can severally communicate with the transfer chamber through any one of the plural gate valves, and a load lock chamber 50 which is possible of vacuum exhaustion and in which a first gas supply line for supplying oxygen-containing gas is coupled to it.例文帳に追加

ウェーハ処理装置は、真空排気され、複数のゲート弁を有するトランスファチャンバ１０と、複数のゲート弁のうち何れか１つを通じて各々トランスファチャンバと連通可能な複数の真空処理チャンバ２０，３０，４０と、真空排気が可能であり、内部に酸素含有ガスを供給するための第１ガス供給ラインが連結されているロードロックチャンバ５０とを含む。 - 特許庁

To solve the problem that shavings occurring in a field layer during CMP process of an embedded dielectric in an element separation process using an STI method cause the occurrence of the leak current and the thinner line of a gate electrode mask, and thereby cause a decrease in yield and reliability.例文帳に追加

ＳＴＩ方式を用いた素子分離工程において、埋め込み絶縁膜の平坦化研磨時にフィールド層で発生する削りこみが、リーク電流発生や、ゲート電極マスクの細線化の原因となり、歩留まり低下や信頼性低下を招いている。 - 特許庁

To provide a selecting method of an exposing method in which selection of an exposing technique corresponding to a real chip layout design is realized and required gate line width control is attained, when the exposing method is selected to perform pattern transfer for a mask pattern by the selected exposing method.例文帳に追加

露光方法を選択し、選択した露光方法によりマスクパターンのパターン転写を行う際、実チップレイアウト設計に対応した露光技術の選択を可能にし、要求されるゲート線幅制御を達成できる、露光方法の選択方法を提供する。 - 特許庁

Then, having been charged by the switching TFT 13, this capacitor 14 is further applied with a potential by the signal from this scanning line 22 in order to counter a decrease in the gate voltage of the driving TFT 12 caused by parasitic capacitance of this switching TFT 13.例文帳に追加

そして、このコンデンサ１４は、スイッチングＴＦＴ１３にて充電された後、この走査線２２からの信号により、このスイッチングＴＦＴ１３の寄生容量によるドライビングＴＦＴ１２のゲート電圧の降下に対抗するための電位をさらに与えられる。 - 特許庁

A voltage equal to a threshold value of a TFT 106 is held by a capacitance means 109, and when a video signal is inputted from a source signal line, the video signal added with the voltage held by the capacitance means is applied to the gate electrode of the TFT 106.例文帳に追加

容量手段１０９に、ＴＦＴ１０６のしきい値に等しい電圧を保持しておき、映像信号をソース信号線から入力する際に、前記容量手段にて保持している電圧を上乗せしてＴＦＴ１０６のゲート電極に印加する。 - 特許庁

To simplify the shapes of an element active region and a gate electrode, facilitate pattern formation in a lithography process, reduce registration deviation of resist patterns, and relieve design rule of a divided path of a word line while variation in storage characteristics of a semiconductor storage device is prevented.例文帳に追加

素子活性領域およびゲート電極の形状の単純化を図り、リソグラフィ工程におけるパターン形成を容易にし、レジストパターンの合わせずれを低減して、半導体メモリの記憶特性の変動を防止しつつ、ワード線の分路の設計ルールの緩和を図る。 - 特許庁

A low-side driver circuit 16 includes a third transistor M3 and a second resistor R2 fitted in series between the power-supply line Lvdd and the gate for a low-side transistor ML, and a fourth transistor M4 fitted between the ground GND and the low-side transistor ML.例文帳に追加

ローサイドドライバ回路１６は、電源ラインＬｖｄｄとローサイドトランジスタＭＬのゲートの間に直列に設けられた第３トランジスタＭ３および第２抵抗Ｒ２と、接地ＧＮＤとローサイドトランジスタＭＬのゲートの間に設けられた第４トランジスタＭ４と、を含む。 - 特許庁

In order to solve a problem of a contact open area and a problem of a semiconductor substrate damage occurring at the time of linking the polysilicon layer for plug with the semiconductor substrate, the element isolation film and the gate line are formed after forming the polysilicon layer for plug on the semiconductor substrate.例文帳に追加

プラグ用ポリシリコン層と半導体基板を連結するとき発生するコンタクトオープン面積の問題と半導体基板損傷の問題を解決するため、半導体基板上にプラグ用ポリシリコン層を形成したあと素子分離膜とゲートラインを形成する。 - 特許庁

The drain or source of a signal selecting element 7 is connected to a signal line Di where a luminance signal is transmitted, and the source or drain electrode of the signal selecting element 7 is connected to the gate of the driver element 5 via a TFT characteristic holding capacitor 8.例文帳に追加

信号選択素子７のドレインもしくはソース電極を輝度信号が伝達される信号線Ｄｉに接続し、この信号選択素子７のソースもしくはドレイン電極をＴＦＴ特性保持容量８を介しドライバー素子５のゲートに接続する。 - 特許庁

A gate potential of a current copier transistor 19 is set to output a current of a prescribed value, a current supplied from a current source circuit 15 is supplied to a pixel circuit 1, a signal level and a reset level are read from the circuit 1 and stored to a line memory 6.例文帳に追加

カレントコピアトランジスタ１９のゲート電位を設定して一定値の電流を出力させ、電流源回路１５から供給される電流を画素回路１へ供給して、画素回路１からシグナルレベルとリセットレベルをそれぞれ読み出し、ラインメモリ６に格納する。 - 特許庁

Thus, the light detection information corresponding to a variation amount of gate voltage of the detection signal-outputting transistor T5 by a current flowing in the sensor switch-serving element T10 in the off state of the sensor switch-serving element T10 is output to the light detection line.例文帳に追加

そしてセンサ・スイッチ兼用素子Ｔ１０のオフ状態で該センサ・スイッチ兼用素子に流れる電流による検出信号出力用トランジスタＴ５のゲート電圧の変動分に応じた光検出情報を光検出線に出力するようにする。 - 特許庁

A high-resistance forming region in the well region 11, having a risk of being implanted with an N-type impurity in a gate electrode 9 longer direction extended line, is a high-resistance forming region A2, that is narrower than a conventional high resistance forming region A1.例文帳に追加

ゲート電極９の長手方向延長線上においてＮ型の不純物が注入される恐れのあるウェル領域１１である高抵抗形成領域を、従来の高抵抗形成領域Ａ１より狭い高抵抗形成領域Ａ２とすることができる。 - 特許庁

Next, the current meeting a gate voltage of a drive TFT 24 is passed from the power source line PVDD to an organic EL element 32 by setting the control lines ES and WS at an H level and turning the write TFT 22 and the selection TFT 20 off and turning the the control TFT 30 on.例文帳に追加

次に、制御ラインＥＳ、ＷＳをＨレベルとして、書き込みＴＦＴ２２、選択ＴＦＴ２０をオフし、制御ＴＦＴ３０をオンして、電源ラインＰＶＤＤから有機ＥＬ素子３２に駆動ＴＦＴ２４のゲート電圧に応じた電流を流す。 - 特許庁

The handle is equipped with a brake switch linked with two left and right brake levers 13a and 13b and a gyro for detecting the bearing change within a horizontal plane of the handle, and game operation signals generated by them are outputted through a gate to the data line of an extension bus.例文帳に追加

ハンドルには、左右２つのブレーキレバー13ａと13ｂに連動するブレーキスイッチとハンドルの水平面内での方位変化を検出するためのジャイロが装備され、これらで生成されたゲーム操作信号はゲートを介して拡張バスのデータ線に出力される。 - 特許庁

Therefore, even when the power source voltage VDDS for array decreases and the power source voltage VDD for the peripheral circuit increases, a drawn-out rate of charges from a read-out data line /DLR or DLR in the read-out column selection gate 23 is not so small.例文帳に追加

このため、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなった場合でも、読出列選択ゲート２３において読出データ線／ＤＬＲまたはＤＬＲから電荷が引抜かれる速度はそれ程遅くはならない。 - 特許庁

In the liquid crystal light valve provided with a light shielding film on the back, a thin film transistor, a gate electrode, a data line, a black matrix layer and a pixel electrode, storage capacitances are disposed at prescribed positions in the periphery of the thin film transistor with a prescribed interval.例文帳に追加

裏面遮光膜と、薄膜トランジスタと、ゲート電極と、データ線と、ブラックマトリックス層と、画素電極と、を備える液晶ライトバルブにおいて、前記薄膜トランジスタの周囲における所定の位置に所定の間隔をおいて蓄積容量を配設することを特徴とする。 - 特許庁

In this picture display device, a compensation voltage for modulating a voltage to be applied to a liquid crystal display element is made to be one kind by designing optimally parasitic capacitances of the liquid crystal element and this compensation voltage is changed for every gate line and, at the same time, the potential of a common electrode is changed also.例文帳に追加

液晶表示素子の寄生容量を最適設計することで液晶表示素子に印加する電圧を変調するための補償電圧を１種類とし、その補償電圧をゲート線ごとに変化させると同時に共通電極電位も変化させる。 - 特許庁

The joint between a rim and the web positioned on an extended line is formed to have a thick wall from the central part of the boss of the cylindrical injection-molded article toward a gate trace formed on the web, and the wall thickness of the joint is reduced gradually in the peripheral direction and the central direction.例文帳に追加

円筒射出成形品のボスの中心部からウェブ上に形成されたゲート跡へ向かって延長線上に位置するリムとウェブの接合部を厚肉形成し、接合部の肉厚を周方向及び中心方向へ向かって漸減する。 - 特許庁

The semiconductor integrated circuit device is provided with NMOS transistors N0-N3 arranged for pairs of bit line, PMOS transistors P0-P3 arranged in a pair of input and output lines IO and IOB, and transistors N5 and N6 receiving a pulse signal at a gate.例文帳に追加

半導体集積回路装置は、ビット線対に対して配置されるＮＭＯＳトランジスタＮ０〜Ｎ３、データ入出力線対ＩＯ，ＩＯＢに配置されるＰＭＯＳトランジスタＰ０〜Ｐ３ならびにパルス信号をゲートに受けるトランジスタＮ５およびＮ６を備える。 - 特許庁

With a voltage equal to the threshold value of a TFT 106 held in a capacitor means 109, when a video signal is input from a source signal line, the voltage held in the capacitor means is added and applied to a gate electrode of the TFT 106.例文帳に追加

容量手段１０９に、ＴＦＴ１０６のしきい値に等しい電圧を保持しておき、映像信号をソース信号線から入力する際に、前記容量手段にて保持している電圧を上乗せしてＴＦＴ１０６のゲート電極に印加する。 - 特許庁

Sine an internal pressure of the exhaust passage 18 is influenced by the explosion strokes of the #2 and #3 cylinders at valve closing with respect to indicating peak characteristics every 360°CA at valve opening of the waste gate valve 30, the peak characteristics are indicated every 180°CA (Fig.2(a), wide line).例文帳に追加

排気通路１８の内部圧力は、ウェイストゲートバルブ３０の開弁時には３６０°ＣＡごとにピーク特性を示すのに対し、閉弁時には＃２及び＃３気筒の爆発行程による影響を受けるため、１８０°ＣＡごとにピーク特性を示す（図２（ａ）太線）。 - 特許庁

In the liquid crystal display device and the method for fabricating the liquid crystal display device, the number of mask further can be reduced by forming an active pattern and a storage electrode with a single mask process and also by patterning a pixel electrode, too simultaneously upon the patterning of a gate line.例文帳に追加

アクティブパターンとストレージ電極を１回のマスク工程で形成することによって、また、ゲート配線のパターニング時に画素電極をも同時にパターニングすることによって、マスク数をさらに減少させた液晶表示装置及びその製造方法を提供する。 - 特許庁

Consequently, a phenomenon can be sharply suppressed that ruggedness may be generated on the line edge of the gate electrode due to etching using a silicon oxide film hard mask layer having ruggedness caused by wavy ruggedness generated on the surface of the polysilicon layer in a conventional method.例文帳に追加

これにより、従来の方法である、ポリシリコン層表面に生じたうねり状の凹凸に伴った凹凸を有するシリコン酸化膜ハードマスク層を用いてのエッチングによる、ゲート電極のラインエッジでの凹凸発生の現象を、大幅に抑えることが可能となる。 - 特許庁

In the synthetic resin piston 1, oil pathways 3 are formed at approximately equal intervals in six places along a projection, and a gate 5 is formed between the oil pathways 3 of two places to form one weld line 6 between the oil pathways 3 of opposite two places.例文帳に追加

合成樹脂製ピストン１では、凸部２に沿って６箇所にほぼ等間隔に油路３を設け、うち２箇所の油路３の中間位置にゲート５を設けることによって、反対側の２箇所の油路３の中間に１本のウエルドライン６を形成している。 - 特許庁

To provide a shift register wherein high image quality of a display device can be maintained for a further long time by enhancing reliability of a driving circuit of a display panel without obstructing miniaturization of the driving circuit and stably adjusting the potential of a gate line for a further long time.例文帳に追加

表示パネルの駆動回路の更なる小型化を阻むことなくその信頼性を更に向上させ、特にゲートラインの電位を更に長期間、安定に調節することで、表示装置の高画質を更に長期間、維持できるシフトレジスタ、を提供する。 - 特許庁

The take-in device is provided with a game ball passage 167 formed in the direction of gravity drop of the game ball to pass the game balls in a line and a gate piece 175 for permitting or inhibiting take-in of the game ball through the game ball passage.例文帳に追加

取込装置には、遊技球を一列で通過させるべく遊技球の重力落下方向に形成された遊技球通路１６７と、該遊技球通路１６７を介しての遊技球の取込を許容又は阻止するためのゲート片１７５とが設けられている。 - 特許庁

A gate section is provided at a position that exists on a straight line, that passes through a center point on the end face of the cylindrical bonded magnet and in a direction being perpendicular to the orientation direction of the anisotropic rare-earth-based magnetic powder.例文帳に追加

異方性希土類系磁性粉体と、熱可塑性樹脂とを含む混合物を円筒状のキャビティ内に射出成形して成る筒状射出成形体の断面直径方向に前記異方性希土類系磁性粉体が配向した筒状ボンド磁石である。 - 特許庁

This voltage causes a current flowing through a transistor 24, current mirror circuits 27, 28, and a transistor 32 is turned on and the potential of an output terminal of the driving circuit 10 is reduced around the potential of a power supply line 3, thus, a gate driving signal SG1 is in a state of off-driving signal.例文帳に追加

この電圧によりトランジスタ２４、カレントミラー回路２７、２８に電流が流れ、トランジスタ３２がオンして駆動回路１０の出力端子を電源線３の電位付近にまで引き下げるので、ゲート駆動信号ＳG1はオフ駆動の信号状態となる。 - 特許庁

The take-in device is provided with a game ball passage 167 formed in the direction of gravity drop of the game ball to pass the game balls in a line, and a gate piece 175 for permitting or inhibiting take-in of the game ball through the game ball passage 167.例文帳に追加

取込装置には、遊技球を一列で通過させるべく遊技球の重力落下方向に形成された遊技球通路１６７と、該遊技球通路１６７を介しての遊技球の取込を許容又は阻止するためのゲート片１７５とが設けられている。 - 特許庁

A node NX is connected to a ground level GND via an NMOS 11 whose gate is fixedly connected to the ground level GND and further connected to a power line 10 via a MOS capacitor 12 formed by connecting the drain and source of a PMOS in common.例文帳に追加

ノードＮＸはゲートが接地電位ＧＮＤに固定接続されたＮＭＯＳ１１を介して接地電位ＧＮＤに接続されると共に、ＰＭＯＳのドレインとソースを共通接続したＭＯＳ容量１２を介して電源ライン１０に接続されている。 - 特許庁

Potential obtained by adding or subtracting the threshold voltage of a TFT 105 to/from the potential of a reset power supply line 110 is held in a capacitor means 108 and voltage obtained by adding the threshold voltage to a video signal is applied to a gate electrode of a TFT 106.例文帳に追加

容量手段１０８には、リセット用電源線１１０の電位に、ＴＦＴ１０５のしきい値電圧分を加えた、もしくは減じた電位が保持され、ＴＦＴ１０６のゲート電極には、映像信号に当該しきい値電圧を上乗せしたものが印加される。 - 特許庁

In a bit weighting current source circuit 43, during reference current write operation, reference current IREF[2] from a reference current line 40 is guided so as to pass through an n-type TFT 48, and a gate voltage at that time is held at a capacitor 49.例文帳に追加

ビット重み付け電流源回路４３において、基準電流書込み動作時には、基準電流線４０からの基準電流ＩＲＥＦ［２］がｎ型ＴＦＴ４８を通過するように導かれ、そのときのゲート電圧がキャパシタ４９に保持される。 - 特許庁

To provide a network-monitoring system that can immediately carry out monitoring by a remote terminal at a station side, can instantly carry out line monitoring of a power-feeding state in the Ethernet switch, and can monitor the abnormal opening in a gate for sealing an apparatus space.例文帳に追加

局側でリモートターミナルにより即刻監視を行なうことができ、イーサネットスイッチの給電状況に対して即刻ライン監視を行なうことができ、装置空間を封じるゲートが異常に開けられたことを監視できるネットワーク監視システムを提供する。 - 特許庁