「Gate Line」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

Furthermore, a communication line 11, connecting the respective arrays is equipped with gate circuits 7-1 to 7-3 and is enabled to give array addresses in the order starting from the terminal control part closest to the main control part, by turning on and off signal transmission to following terminal control part arrays.例文帳に追加

さらに、それぞれの列の間を接続する通信線１１にはゲート回路７−１〜７−３を具えており、後続する端末制御部列への信号伝送をオンオフするようにして、主制御部１に近い列順に列アドレスを付与できるようにする。 - 特許庁

The junction region of a semiconductor memory element includes a junction region of a semiconductor memory element including a semiconductor substrate on which a gate line is formed and a junction region where impurities with different masses different from each other are injected and which is formed with widths different from each other.例文帳に追加

ゲートラインが形成された半導体基板、ゲートライン間の半導体基板に互いに異なる質量の不純物が注入され、互いに異なる幅で形成された接合領域を含む半導体メモリ素子の接合領域からなることを特徴とする。 - 特許庁

When a gate-line signal and a data voltage is provided to the pixel, the voltage level on the first sub-pixel electrode is substantially equal to or slightly higher than the voltage level on the second sub-pixel electrode and the capacitor associated with each sub-pixel electrode is charged.例文帳に追加

ゲートライン信号とデータ電圧が画素に提供される時、第１サブ画素電極における電圧レベルは実質的に第２サブ画素電極における電圧レベルと等しく、またはやや高く、各サブ画素電極と関連しているキャパシタは充電される。 - 特許庁

The charge pump system DC-DC converter comprises a PchFET 1 for connecting/disconnecting the line between a terminal T1 to which an input DC voltage VCC1 is applied and a capacitor 12, a resistor 9 connected between the source-back gate of the PchFET 1, and a switch 8 for short-circuiting the resistor 9.例文帳に追加

入力直流電圧ＶＣＣ１が印加される端子Ｔ１とコンデンサ１２との間の線路を断続するＰｃｈＦＥＴ１と、ＰｃｈＦＥＴ１のソース−バックゲート間に接続された抵抗９と、抵抗９を短絡するスイッチ８とを有する。 - 特許庁

When at least one of the result signals outputted from a plurality of the voltage detection circuit ICs 51-55 is at a level showing a failure, an OR gate 74 outputs the result signal at a level showing a failure to a main line BLr so as to superimpose the result signals.例文帳に追加

ＯＲゲート７４が、複数の電圧検出回路ＩＣ５１〜５５から出力される結果信号の少なくとも１つが異常を示すレベルであれば、本ラインＢＬｒに異常を示すレベルの結果信号を出力して、結果信号を重ね合わせる。 - 特許庁

The result of voltage sensing is held by the verify pass latch 74, and by turning off the transfer gate circuits TG1 based on the holding result, an electrical fluctuation of a sense node (sense bit line SBL) caused by additional writing or application of an erase pulse is inhibited.例文帳に追加

その電圧センス結果をヴェリファイパスラッチ７４が保持し、その保持結果に基づいてトランスファゲート回路ＴＧ１をオフすることで、追加の書き込みまたは消去パルスの印加によってセンスノード（センスビット線ＳＢＬ）が電気的に変動することを禁止（インヒビット）する。 - 特許庁

A sampling transistor 115 writes a signal Vsig inputted from a signal line DTL101 directly to the hold capacitor C111 not through coupling between the additional hold capacity C112 and a capacitor component including the gate capacitance of the drive transistor 111.例文帳に追加

サンプリングトランジスタ１１５は、信号線ＤＴＬ１０１から入力された信号Ｖｓｉｇを、追加保持容量Ｃ１１２及びドライブトランジスタ１１１のゲート容量を含む容量成分との結合を介することなく、直接保持容量Ｃ１１１に書き込む。 - 特許庁

A designated reference current Iref flowing to the signal line SL before or after the signal current Isig is supplied to the driving transistor Trd to sample a reference voltage Vcs1' developed at the gate G at this time in an external pixel capacitor Cs'.例文帳に追加

又信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆを駆動トランジスタＴｒｄに通しその時ゲートに発生する基準電圧Ｖｃｓ１´を画素回路２の外部に配された外部画素容量Ｃｓ´にサンプリングする。 - 特許庁

To perform dot inverting drive or line inverting drive to secure preliminary charging as to not only letter boxes, but also pixels, a gate driving waveform is made successively by ≥2 clocks and electric charges accumulated in lower stages are used to preliminarily charge lines of upper stages.例文帳に追加

レターボックスに限らず、画素全般において予備充電を確実に行うためにドット反転駆動又はライン反転駆動を行う際、ゲート駆動波形を２クロック以上連続させ、下段に蓄積された電荷を上段のラインの予備充電に利用する。 - 特許庁

In the analog capacitive element added to a DRAM cell part, a lower electrode 5 is formed with a gate electrode 4, the side wall insulating film 9 of a connection hole with a capacity insulating film 10 and an upper electrode 12 with a bit line by common materials/patterning.例文帳に追加

ＤＲＡＭセル部に対して、付け加わるアナログ容量素子を、下部電極５はゲート電極４と、接続孔の側壁絶縁膜９は容量絶縁膜１０と、上部電極１２はビット線と、それぞれ共通の材料・パターニングにより作製する構造とする。 - 特許庁

In a nonvolatile semiconductor storage device consisting of a nonvolatile memory having a gate insulating trap film, an interlayer insulating film 108 is formed on a memory cell and then a first opening 120 reaching a bit line 103, and a second opening 121 reaching a dummy word line 105 contiguous to the first opening 120 are formed simultaneously in the interlayer insulating film 108.例文帳に追加

トラップ性のゲート絶縁膜を有する不揮発性メモリからなる不揮発性半導体記憶装置において、メモリセル上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８に、ビット線１０３に到達する第１の開口部１２０、及び第１の開口部１２０に隣接するダミーワード線１０５に到達する第２の開口部１２１を同時に形成する。 - 特許庁

The image sensor has: a photodiode section including photodiodes and transfer gate transistors both which are formed on a first wafer; a wiring line section including signal processing/controlling transistors and wiring lines both which are formed on a second wafer joined to the upside of the photodiode section; a supporting base substrate bonded on the upside of the wiring line section; and a filter section formed on the underside of the first wafer.例文帳に追加

第１ウェーハ上に形成されたフォトダイオード及びトランスファゲートトランジスタを備えるフォトダイオード部と、フォトダイオード部の上部に接合された第２ウェーハ上に形成された信号処理／制御トランジスタ及び配線ラインを含む配線ライン部と、配線ライン部の上部に接合された支持台基板と、第１ウェーハの下部に形成されたフィルター部と、を備えるイメージセンサー。 - 特許庁

To provide an organic electroluminescence element which can reduce the number of mask processes than the conventional one by forming a connecting interconnection line for electrically connecting elements at the time of forming a metal interconnection line and a gate electrode at the same time and at the time of forming a first electrode and thereby can shorten the processes and reduce a manufacturing cost, and also to provide its manufacturing method.例文帳に追加

金属配線及びゲート電極を同時に形成したり、第１電極を形成する時、素子を電気的に連結する連結配線を形成することによって、従来に比べて、マスク工程の数を減少させることができ、これにより、工程を短縮することができ、製造コストを節減することができる有機電界発光素子及びその製造方法を提供する。 - 特許庁

In reading, specified voltages are applied to word lines and source lines to set the voltage of the bit line BL according to the threshold voltage of a selected memory cell, the level change of a node ND0 is detected with a stepwise varying level type read signal VBLA3H applied to the gate of a high-withstand voltage transistor N1, thereby judging the voltage of the bit line BL.例文帳に追加

読み出しのとき、ワード線およびソース線にそれぞれ所定の電圧を印加することにより、選択メモリセルのしきい値電圧に応じてビット線ＢＬの電圧が設定され、高耐圧トランジスタＮ１のゲートに階段状にレベルが変化する読み出し信号ＶＢＬＡ３Ｈを印加しながら、ノードＮＤ０のレベル変化を検出することにより、ビット線ＢＬの電圧を判定する。 - 特許庁

This automatic ticket gate system comprises an automatic ticket gate that reads information recorded in tickets; an extracting means for extracting specified information from the read information; a communication means for communicating with a specified location through a communication line network when the specified information is extracted; and a processing control means for carrying out specified processing in the specified location when the communication is performed in the specified location.例文帳に追加

乗車券類に記録されている情報を読取る自動改札機と、読取られた情報から所定の情報を抽出する抽出手段と、所定の情報が抽出されたときに、通信回線網を介して所定の場所に通信する通信手段と、所定の場所に通信が行われたときに、その所定の場所において所定の処理を行う処理制御手段とからなる。 - 特許庁

The solid-state imaging apparatus has a plurality of transfer gates 7 for transferring electron and a light screening material line 8 which is disposed in a region corresponding to a space between two adjacent pixels 5, in a region above the transfer gate 7 in a direction perpendicular to the extension direction of the transfer gate 7 for screening light injected from above a prescribed pixel 5 to another pixel 5 adjacent to the prescribed pixel 5.例文帳に追加

この固体撮像装置は、電子を転送するための複数の転送ゲート７と、隣接する２つの画素５間に対応する領域で、かつ、転送ゲート７の上方の領域に転送ゲート７の延びる方向に対して直交する方向に延びるように配置され、所定の画素５の上方から所定の画素５に隣接する別の画素５へ入射する光を遮光する遮光材料線８とを備えている。 - 特許庁

The light emitting device has a thin film transistor comprising a semiconductor layer having a source, drain and channel regions and a gate electrode, an insulating film disposed on the gate electrode, and a light emitting element on the insulating film, wherein the thin film transistor and a current supply line are electrically connected by a connection wire disposed on the insulating film and made of the same material as a first electrode.例文帳に追加

ソース、ドレインおよびチャネル領域を有する半導体層と、ゲート電極とを有する薄膜トランジスタと、ゲート電極上に設けられた絶縁膜と、絶縁膜上の発光素子とを有する発光装置であって、絶縁膜上に設けられた、第１の電極と同一材料でなる接続配線によって、薄膜トランジスタと電流供給線との電気的な接続をとることを特徴とする。 - 特許庁

The common electrode drive circuit includes a unit control circuit 152 corresponding to each common electrode 108, and each unit control circuit 152 includes a transmission gate 52 that is turned on when a scanning line immediately above or immediately below is selected, and a latch circuit 60 latching a voltage just before the transmission gate 52 is turned off and holding the common electrode 108 at the inverted voltage.例文帳に追加

ここで、コモン電極駆動回路は、各コモン電極１０８に対応した単位制御回路１５２を有し、各単位制御回路１５２は、１行上または１行下の走査線が選択されたときにオン状態となるトランスミッション・ゲート５２と、トランスミッション・ゲート５２がオフ状態となる直前の電圧を取り込んで、コモン電極１０８をその反転電圧に保持するラッチ回路６０と、を有する。 - 特許庁

A source-electrode contact hole 14 and an external-connection-terminal contact hole 32 for a drain line are formed in an overcoat film 13 made of a silicon nitride by dry etching, as well as, external-connection terminal contact hole 22 is continuously formed in the overcoat film 13 and in a gate insulating film 4, respectively.例文帳に追加

ドライエッチングにより、窒化シリコンからなるオーバーコート膜１３にソース電極用コンタクトホール１４およびドレインライン用外部接続端子用コンタクトホール３２を形成し、且つ、オーバーコート膜１３およびゲート絶縁膜４にゲートライン用外部接続端子用コンタクトホール２２を連続して形成する。 - 特許庁

A memory cell 1 is a nonvolatile memory cell having a single-layer polysilicon structure, and is provided with a selection transistor T1 connected to a word line SWL, a cell transistor T2 connected to the selection transistor T1 in series, and a capacitor C1 connected to a gate of the cell transistor T2.例文帳に追加

メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲートに接続されたキャパシタＣ１とを備える。 - 特許庁

The second transistor 222 is controlled in the invalid pixel 220 to bias the gate of the first transistor 221 and signals of each vertical signal line 23 at the time are outputted from the pixel part 2 as the measuring signals of the fixed pattern noise components due to the dispersion of the electrical characteristics of the route of the signals.例文帳に追加

非有効画素２２０で第２のトランジスタ２２２を制御して第１のトランジスタ２２１のゲートをバイアスし、このときの各垂直信号線２３の信号を、当該信号の経路の電気的特性のばらつきに起因した固定パターンノイズ成分の測定信号として画素部２から出力する。 - 特許庁

A low resistance path is provided between the channels of the flash EPROM cell by the buried layer 500, thereby reducing the channel of the flash EPROM until erasure can be performed by giving the voltage (potential difference) between a gate line 28 and the substrate of the cell.例文帳に追加

フラッシュＥＰＲＯＭセルのチャネルは、埋込層が（５００）フラッシュＥＰＲＯＭセルのチャネル間に低抵抗経路を設けるのでゲートとセルの基板との間に電圧電位差を与えることによって消去が行なわれることを可能にするまでフラッシュＥＰＲＯＭのチャネルは低減される。 - 特許庁

The light emitting element 2 has an electron emitter 6 for releasing electrons, a gate electrode 8 for accelerating the electrons released form this emitter 6, a light emitting body 9 installed at the end face of the line 1 and for receiving the electrons and emitting light, and an anode 10 for guiding the electrons to the light emitting body 9.例文帳に追加

発光素子２は、電子を放出する電子エミッタ６と、この電子エミッタ６から放出された電子を加速するゲート電極８と、光伝送路１の端面に設けられ、前記電子を受光して発光する発光体９と、この発光体９に電子を導くアノード１０とを有する。 - 特許庁

Next, the reset TFT 30 is turned off and the current control TFT 26 is turned off to supply video data to the data line, and thereby, the voltage higher by the voltage of the video data than the threshold level voltage is applied to the gate of the drive TFT 24 and the current corresponding thereto is supplied to an organic EL element 28.例文帳に追加

次に、リセットＴＦＴ３０をオフ、電流制御ＴＦＴ２６をオンし、データラインにビデオデータを供給することで、しきい値電圧からビデオデータの電圧だけ高い電圧を駆動ＴＦＴ２４のゲートに印加し、これに対応する電流を有機ＥＬ素子２８に供給する。 - 特許庁

A conductive layer 18 is formed on the control gate of each memory cell on a memory column via an insulating film 17, and the conductive layer 18 is connected to an impurity region 11-1 located between a bit line side selective transistor 21 and its adjacent memory cell M1 via a contact 24.例文帳に追加

メモリ列の各メモリセルのコントロールゲートの上に絶縁膜１７を介して導電層１８を形成し、当該導電層１８はコンタクト２４を介してビット線側選択トランジスタ２１とその隣接のメモリセルＭ１との間にある不純物領域１１−１に接続されている。 - 特許庁

Further, a pixel electrode 45 is formed on almost whole surface within a display area by overlapping it on the lower light shielding film 32 and the gate bus line 38, to thereby eliminate the need for forming a new light shielding film for shading the periphery of the pixel electrode 45 on a counter substrate.例文帳に追加

さらに、画素電極４５を下部遮光膜３２およびゲートバスライン３８にオーバーラップさせて、上記表示領域内略全面に形成することによって、画素電極４５の周囲を遮光するための遮光膜を上記対向基板上に新たに形成する必要がないようにする。 - 特許庁

A knock waveform model (a broken line) is measured in an operation state of not superimposing vibration generated by operation of an auxiliary machine arranged in an engine on vibration generated by the knocking, between a predetermined crank angle up to 90 degrees from the top dead center corresponding to a knock detecting gate.例文帳に追加

ノック検出ゲートに対応する上死点から９０度までの予め定められたクランク角の間において、ノッキングに起因して発生する振動に、エンジンに設けられる補機の作動に起因して発生する振動が重畳しない運転状態で、ノック波形モデル（破線）を測定する。 - 特許庁

A third data signal is provided to a gate of the third transistor, a voltage pulse signal produced by the drain is provided to a source of the second transistor so as to form a second data signal, and when the second transistor is triggered by the second control signal, the second data signal is fed to the driving voltage output line.例文帳に追加

第３データ信号を第３トランジスタのゲートに提供し、そのドレインが発生する電圧パルス信号を第２トランジスタのソースに提供して第２データ信号となし、第２トランジスタが第２制御信号にトリガされる時、第２データ信号を駆動電圧出力線にフィードする。 - 特許庁

The portion 6d of the auxiliary capacitance electrode 6 is connected instead to one end of a relay wiring line 31 (metal film 31c made of chromium etc.) for the auxiliary capacitance electrode which is provided on a top surface of a gate insulating film 12 and in three-layered structure through a contact hole 32 (with stable contact resistance).例文帳に追加

その代わりに、補助容量電極６の一部６ｄは、コンタクトホール３２を介して、ゲート絶縁膜１２の上面に設けられた３層構造の補助容量電極用中継配線３１（クロム等からなる金属膜３１ｃ）の一端部に接続されている（コンタクト抵抗安定）。 - 特許庁

A low-concentration region 25 kept in contact with the active layer 22, an intermediate region 24, a drain region 23d, an intermediate region 24, and a low-concentration region 25 are arranged in the substrate 2 in this sequence in the direction of a line extending from the gate electrode 29 to the drain electrode 28.例文帳に追加

また、基板２内において、ゲート電極２９からドレイン電極２８に向かう方向に、活性層２２に接する低濃度領域２５と、中間領域２４と、ドレイン領域２３ｄと、中間領域２４と、低濃度領域２５とがこの順に配置されている。 - 特許庁

The common wiring 16 for signal line inspection and the respective signal lines 61 are connected via TFTs 71, so that the voltage to completely put the TFTs 71 into an off state (non-conductive state) is supplied to the gate electrodes of the TFTs 71 in driving the liquid crystal display device.例文帳に追加

これら信号線検査用共通配線１６と各信号線６１とを、ＴＦＴ７１を介して接続し、液晶表示装置の駆動時には、ＴＦＴ７１のゲート電極に、ＴＦＴ７１を完全にオフ状態（非導通状態）にする電圧が供給されるようにする。 - 特許庁

After forming the gate electrode layer 24 of polysilicon or the like as indicated by a broken line on the insulating film 20, an n^+-type source region 28 and an n^+-type drain region 30 are formed by an ion implantation processing with the lamination of the electrode layer 24 and the insulation film 20 and the insulating film 16 as masks.例文帳に追加

絶縁膜２０の上に破線で示すようにポリシリコン等のゲート電極層２４を形成した後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ^＋型ソース領域２８及びＮ^＋型ドレイン領域３０を形成する。 - 特許庁

A fixed voltage VL is applied to a gate of the transistor M1 included in the feedback line, by a voltage source 6.例文帳に追加

帰還経路に含まれるトランジスタＭ１のゲートには電圧源６によって一定電圧ＶＬが印加されているので、入力電圧Ｖ_ＩＮが電圧ＶＬ−ＶＴ１を超えるとＭ１がオフ状態となって帰還経路が遮断され、出力電圧Ｖ_ＯＵＴはＶＬ−ＶＴ１に制限される。 - 特許庁

The characteristics related to current drive capabilities of a first switching transistor Tr1 and a second switching transistor Tr2, serially connected between a data line 16 and the gate electrode of a third transistor Tr3 for driving a diode 12 are differentiated from each other.例文帳に追加

ダイオード１２を駆動する駆動用の第３のトランジスタＴｒ３のゲート電極およびデータ線１６の間に設けられた互いに直列に接続されたスイッチング用の第１のトランジスタＴｒ１および第２のトランジスタＴｒ２の電流駆動能力に関連する特性を互いに異ならせる。 - 特許庁

Thereafter, an interlayer insulation film is formed to cover an isolation region, the Si active layer region, the gate electrode and the sidewall, and a contact hole for electrical connection is made in the interlayer insulation film at a position on the border line of the isolation region and the silicide film.例文帳に追加

次に、前記の素子分離領域，Ｓｉ活性層領域，ゲート電極，サイドウォールを覆うように層間絶縁膜を形成した後、その層間絶縁膜に対し素子分離領域とシリサイド膜との境界線上の位置で電気的接続用のコンタクト孔を開孔する。 - 特許庁

The motor starter 1 includes: the motor 20 comprising a main winding M and a starting winding S; a PTC 30 connected in series to the starting winding S; a triac 40 connected between the PTC 30 and a power supply line; and a triac control circuit 50 connected to a gate terminal G of the triac 40.例文帳に追加

モータ起動装置１は、主巻線Ｍおよび始動巻線Ｓを有するモータ２０と、始動巻線Ｓに直列に接続されたＰＴＣ３０と、ＰＴＣ３０と電源ライン間に接続されるトライアック４０と、トライアック４０のゲート端子Ｇに接続されるトライアック制御回路５０とを有する。 - 特許庁

The diameter of the upper portion of a plug 14 embedded in the space (contact holes 12 and 13) of a gate electrode 7 (a word line WL) is made greater than the diameter of the bottom by making the upper end height of a side wall insulating film 11 composed of silicon oxide lower than the top surface height of a cap insulating film 9.例文帳に追加

酸化シリコンからなる側壁絶縁膜１１の上端部の高さを、キャップ絶縁膜９の上面の高さよりも低くすることによって、ゲート電極７（ワード線ＷＬ）のスペース（コンタクトホール１２、１３）に埋め込まれるプラグ１４の上部の径を底部の径よりも大きくする。 - 特許庁

A side of a contact C_FD side of both the gate electrodes G_1 and G_2 or either of them protrudes on a boundary (broken line) between the FD region and the element isolation region to a side where the contact C_FD exists more than the other parts in contact with the FD region.例文帳に追加

ゲート電極Ｇ_１，Ｇ_２の双方または何れか一方におけるコンタクトＣ_ＦＤ側の辺は、ＦＤ領域と素子分離領域との境界線（破線）上において、ＦＤ領域に接する他の部分と比べて、コンタクトＣ_ＦＤが存在する側へ突出している。 - 特許庁

The display device and the driving method of display device control whether to rewrite image data to several sub screens in accordance with the result of dividing a display screen into several sub screens in a row direction (gate line direction) and comparing the image data in several continuous frames in units of sub screens.例文帳に追加

表示装置、及び表示装置の駆動方法において、表示画面を行方向（ゲート線方向）に複数のサブ画面へと分割し、連続する複数のフレーム期間の画像データをサブ画面単位で比較した結果により、複数のサブ画面への画像データの書き換えの有無を制御する。 - 特許庁

The power supply circuit 1 includes an error amplifier 20, an output part 20c thereof is connected to a gate electrode 13g of the nMOS 13, a negative electrode side input part 20a is connected to the output terminal 12 through a resistor 14, and a positive electrode side input part 20b is connected to a reference terminal 23 through a wiring line 24.例文帳に追加

また、エラーアンプ２０を設け、その出力部２０ｃをｎＭＯＳ１３のゲート電極１３ｇに接続し、負極側入力部２０ａを抵抗１４を介して出力端子１２に接続し、正極側入力部２０ｂを配線２４を介して参照端子２３に接続する。 - 特許庁

The trigger circuit 8 includes: a PMOS transistor P1 with a gate and a backgate connected to the power source line 4 and a source connected to the thyristor 7; and an NMOS transistor N1 for generating a current in which the current I1 is amplified in response to the current I1 flowing through the PMOS transistor P1.例文帳に追加

トリガ回路８は、ゲート及びバックゲートが電源線４に接続され、ソースがサイリスタ７に接続されたＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１に応答して電流Ｉ１が増幅された電流を生成するＮＭＯＳトランジスタＮ１とを備えている。 - 特許庁

A cathode electrode 33, an insulation layer 34, a gate electrode 35, a negatively chargeable dielectric layer 36 and the cold-cathode emitter 38 are sequentially formed on a substrate 32; and an electron beam is focused by negatively charging the dielectric layer 36 to form an equipotential line M, and radiated to the phosphor 42.例文帳に追加

基板３２上にカソード電極３３と、絶縁層３４と、ゲート電極３５と、負に帯電可能な誘電体層３６と、冷陰極エミッタ３８とを順次形成し、誘電体層３６を負に帯電させて等電位線Ｍを形成し、電子ビームを集束させて、蛍光体４２に照射する。 - 特許庁

The injection gate 45 and the pedestal 15c are in the shape of a temple bell having the corner part to be a stress concentration part, and both injection gates 45 and the pedestal 15c are position-deviated vertically to an opposite side mutually with the center line L1 in the horizontal direction, held therebetween.例文帳に追加

そのうえで、射出ゲート４５及び台座１５ｃは、応力集中部となる角部を有する釣鐘形状であり、両射出ゲート４５及び台座１５ｃは、水平方向の中心線Ｌ１を挟んで互いに上下反対側へ位置ズレしていることを特徴とする。 - 特許庁

Under an insulating film formed under the pixel electrode 10, there is formed a capacity electrode 22 for defect restoration for forming an auxiliary capacity with the pixel electrode 10 and the insulating film when a black spot mark 24 is irradiated wit laser light and connected with a gate bus line 4.例文帳に追加

画素電極１０の下層に形成された絶縁膜の下層には、黒丸印２４にレーザ光を照射してゲート・バスライン４と接続されると、画素電極１０と絶縁膜とで補助容量を形成する欠陥修復用容量電極２２が形成されている。 - 特許庁

This semiconductor integrated circuit is provided with a level shifter 12a for shifting the level of amplitude of a decode signal X and outputting an H word line signal HRX and an outputting part 13 having a p channel FET 21 for inputting a decode signal bar X to a gate and inputting the signal HRX to a source.例文帳に追加

デコード信号Ｘの振幅をレベルシフトし、Ｈワード線信号ＨＲＸを出力するレベルシフタ１２ａと、デコード信号バーＸをゲートに入力するとともに信号ＨＲＸをソースに入力するｐチャネルＦＥＴ２１を有する出力部１３を備えた構成とする。 - 特許庁