「Gate Line」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

Corresponding organic EL display elements 11 are made to emit lights by supplying the positive voltages on data lines DL for a prescribed period from the data driver 3 before the potential of the address line AL is lowered and the lights are made incident on the top gates of the double-gate transistors 10.例文帳に追加

データドライバ３から、発光画素のデータラインＤＬにはアドレスラインＡＬの電位が低下する前に所定期間正電圧を供給して有機ＥＬ素子１１を発光させ、ダブルゲートトランジスタ１０のトップゲートに入射させる。 - 特許庁

In the car registration number reader, the object in a prescribed entering distance range on this side of the stop line of the gate is image-picked up by the CCD camera 6 of an image pickup means and an image processing unit image-processes it so as to obtain the car registration number.例文帳に追加

車両番号読取装置は、ゲートの停止線より手前の所定進入距離範囲の対象物を撮像手段のＣＣＤカメラ６で撮像し、画像処理ユニットで画像処理して車両番号を得るように構成する。 - 特許庁

A composite gate 25 outputs an OR with an output signal indicating OK/NG from the power supply control signal CNT and an OK indication register 42 when a BI signal showing Vcc application to the Vcc line 12 is inputted.例文帳に追加

複合ゲート２５は、Ｖｃｃ線１２へのＶｃｃ印加を示すＢＩモード信号入力時において、電源供給制御信号ＣＮＴと良品表示レジスタ４２からの良／不良を示す出力信号との論理和を出力する。 - 特許庁

Then, a voltage corresponding to the logarithmically transformed voltage appears at the gate of the MOS transistor T2, and when the MOS transistor T3 is turned on, an output current corresponding to the voltage is led out to an output signal line.例文帳に追加

そして、この対数変換された電圧に応じた電圧がＭＯＳトランジスタＴ２のゲートに現れるとともに、ＭＯＳトランジスタＴ３をＯＮにしたとき、この電圧に応じた出力電流が、出力信号線に導出される。 - 特許庁

An impurity is added to the area at both sides of the word line of the memory cell part and the area at both sides of the gate electrode 8b of the logic circuit part of the surface layer of the semiconductor substrate to form the source/drain area 9a of a MISFET.例文帳に追加

半導体基板の表面層のうち、メモリセル部のワード線の両側の領域、及びロジック回路部のゲート電極の両側の領域に不純物を添加してＭＩＳＦＥＴのソース／ドレイン領域を形成する。 - 特許庁

The directional control electrode is connected with a thin film transistor which is connected with the gate line and the data line and the overlapped area is controlled so that electrostatic capacity formed between the directional control electrode and the second pixel electrode is larger than the electrostatic capacity formed between the directional control electrode and the first pixel electrode by a predetermined amount.例文帳に追加

方位制御電極はゲート線及びデータ線と連結されている薄膜トランジスタと連結されており、方位制御電極と第１画素電極との間で形成される静電容量より方位制御電極と第２画素電極の間で形成される静電容量の大きさが所定値大きくなるようにこれらの重畳面積を調節する。 - 特許庁

To provide a semiconductor element manufacturing method which buries an insulating film between gate patterns in place of a photo-sensitive film when implanting ions into a semiconductor substrate of lower portion of a bit line contact area, etches it to expose the bit line contact area without a residue of etching, thereby, can prevent a leakage current of a cell transistor.例文帳に追加

ビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法を提供する。 - 特許庁

A molten resin is injected from at least one gate 11 formed in a mold at a position to be rotationally symmetric with the center line CL into the mold, and the resin is made to flow to be rotationally symmetric with the center line CL, cooled, and solidified to produce a plastic-molded lens.例文帳に追加

中心線ＣＬに対して回転対称となる位置に金型に設けられた少なくも１つのゲート１１から溶融樹脂を金型内に注入し、この金型内で注入された溶融樹脂を中心線ＣＬに対して回転対称となるように流し、金型内の溶融樹脂を冷却して固化することによってプラスチックモールドレンズを製造する。 - 特許庁

The technology of the semiconductor element manufacturing method includes a process, especially, of burying the insulating film between gate patterns in place of the photo-sensitive film when implanting the ions into the semiconductor substrate of lower portion of the bit line contact area, etching it to expose the bit line contact area without a residue of etching, thereby, preventing the leakage current of the cell transistor.例文帳に追加

本発明は半導体素子の製造方法に関し、特にビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる技術である。 - 特許庁

A control voltage generation circuit includes: a reference voltage generation circuit 22 adapted to generate a reference voltage Vref; and a voltage conversion circuit 23 adapted to generate a control voltage Vcp to be supplied to the gate of a clamping transistor QN5 connected between a bit line BL and a sense amplifier 21 to adjust the voltage of the bit line BL based on the reference voltage Vref.例文帳に追加

基準電圧Ｖｒｅｆを発生する基準電圧発生回路２２と、ビット線ＢＬとセンスアンプ２１との間に接続されてビット線ＢＬの電圧を調整するクランプ用トランジスタＱＮ５のゲートに供給する制御電圧Ｖｃｐを、基準電圧Ｖｒｅｆに基づき生成する供給する電圧変換回路２３とを備える。 - 特許庁

In one pixel row, a pulse signal P_2 at the same peak value as a voltage V_ccH applied to each power supply line PSL on emitting light is applied to each power supply line PSL in a V_th correction period as well as in a period separated by prescribed time (ΔT) from starting the correction of a gate-source voltage V_gs of a driving transistor Tr_1.例文帳に追加

一の画素行において、Ｖ_th補正期間中であって、かつ駆動トランジスタＴｒ_1のゲート−ソース間電圧Ｖ_gsの補正を開始する時から所定の時間（ΔＴ）だけ離れた期間に、各電源線ＰＳＬに対して、発光時に各電源線ＰＳＬに対して印加される電圧Ｖ_ccHと同じ値の波高値のパルス信号Ｐ_2が印加される。 - 特許庁

In the array substrate for fringe field switching mode liquid crystal display devices, each of many openings has a major axis parallel with a data line and a minor axis parallel with a gate line, and a center portion of each opening overlaps a pixel electrode, and at least one end of short-side faces along the major axis of each opening protrudes beyond the pixel electrode.例文帳に追加

本発明のフリンジフィールドスイッチングモードの液晶表示装置用アレイ基板は、多数の開口部各々は、データ配線に平行な長軸とゲート配線に平行な短軸を有し、各開口部の中央部は、画素電極と重なって、各開口部の長軸の短側面の少なくとも一端は、画素電極の外側へと突出されることを特徴とする。 - 特許庁

The gate driver 20 includes shift registers SR1 to SR243 for transferring start pulses STV based on vertical clocks, AND circuits 1 to 242 for obtaining logical product of output signals of two adjacent shift registers, and a switching circuit 21 for switching and outputting respective outputs of the AND circuits 2 to 241 to the even number line and the odd number line.例文帳に追加

ゲートドライバ２０は、垂直クロックに基づいてスタートパルスＳＴＶを転送するシフトレジスタＳＲ１〜ＳＲ２４３と、隣り合う２つのシフトレジスタの出力信号の論理積をとるＡＮＤ回路１〜２４２と、ＡＮＤ回路２〜２４１の出力をそれぞれ奇数ライン、偶数ラインに切り替えて出力する切り替え回路２１を備えている。 - 特許庁

The reflection opening part is formed so that it is overlapped on at least a part of a signal line S for supplying an electrical signal to the pixel or a gate line G for driving a switching element arranged in each pixel and includes a pixel array such that in-pixel arrangements, in between adjacent pixels, the opening part B and the opening part A are different.例文帳に追加

透過開口部Ｂと反射開口部Ａの画素内の配置が隣接する画素間で異なるような画素配列を含み、さらに、画素に電気信号を供給するための信号線Ｓ、若しくは各画素に配置されたスイッチング素子を駆動するためのゲート線Ｇの少なくとも一部に重なるように反射開口部が形成されている。 - 特許庁

In this case, the semiconductor layer, the data line and the drain electrode or the pixel electrode are patterned using a photosensitive film pattern obtained by exposing and developing a photosensitive film in the exposure process of a photoetching step as a mask, and a boundary line of the gate electrode overlapping with the drain electrode is arranged to be perpendicular to the scanning direction of exposure for the photosensitive film in the exposure process.例文帳に追加

この時、半導体層、データ線及びドレイン電極又は画素電極は、フォトエッチング工程の露光工程で感光膜を露光及び現像した感光膜パターンをエッチングマスクにしてパターニングし、ドレイン電極と重畳するゲート電極の境界線を、露光工程で感光膜を露光するスキャニング方向に対して直交して配置する。 - 特許庁

Further, the ground conductor is electrically connected to a gate (not shown) of the high electronic mobility transistor 101, drains (not shown) of the coplanar type open-ended line 102a and the high electronic mobility transistor 101, and sources (not shown) of the open-ended line 102b and the high electronic mobility transistor 101 through the bonding wire 106, respectively.例文帳に追加

また、高電子移動度トランジスタ１０１のゲート（図示せず）とコプレーナ型先端開放型線路１０２ａ、および高電子移動度トランジスタ１０１のドレイン（図示せず）と先端開放型線路１０２ｂ、高電子移動度トランジスタ１０１のソース（図示せず）と接地導体が、それぞれボンディングワイヤー１０６を介して、電気的に接続されている。 - 特許庁

In the method of manufacturing an exposure mask which is used to perform pattern exposure with a high resolution by shifting the phase of light transmitting both sides in the line width direction of a mask pattern, high-precision patterns requiring line width precision and high-resolution patterns requiring pattern exposure with high resolution are extracted from gate patterns (design patterns) (S2).例文帳に追加

マスクパターンの線幅方向両側を透過する光の位相をシフトさせることで高解像度のパターン露光を行う際に用いられる露光マスクの作製方法であって、ゲートパターン（設計パターン）の中から、線幅精度が要求される高精度パターンと、高解像度でのパターン露光が要求される高解像度パターンとを抽出する（Ｓ２）。 - 特許庁

The TFT is formed farther away than the display electrode 22 to prevent the alignment of the liquid crystal from being disturbed under the influence of electric fields from the gate electrode and its line, and the drain electrode and its line, and control over alignment by an oblique electric field at the edge of the display electrode 22 and the edge of the alignment control window 32 becomes effective, so that pixels are divided.例文帳に追加

表示電極22よりも遠くにＴＦＴが形成されており、ゲート電極とそのラインおよびドレイン電極とそのラインからの電界の影響により液晶の配向が乱れるといったことが防がれ、表示電極22エッジ及び配向制御窓32エッジにおける斜め方向電界による配向の制御が有効となり、画素分割が成される。 - 特許庁

To reduce the inverter restart time, when a protective operation is made or a failure occurs on one of a plurality of inverter units by stopping the applicable inverter gate control without turning off the line breaker, to decrease the abrasion on the line breaker contact, and to prevent deterioration of ride comfort and acceleration, when any one of the inverter units fails.例文帳に追加

複数台のインバータのいずれかに保護動作及び故障が発生した時に、断流器をオフさせずに該当するインバータのゲート制御だけを停止させることにより、インバータ再起動時間を短縮し、また断流器の接点磨耗を減らし、さらにいずれか１台のインバータ故障時に乗り心地及び加速性能を悪化させることがないようにする。 - 特許庁

Two P-type MOS Trs are serially connected between a node 106A of the signal line and the Vcc, a source S is connected to the Vcc together with a gate G electrode and a substrate, and a drain D is connected to D of a Tr 111B in a Tr 111A and S of the Tr 111B is connected to the signal line, together with the G electrode and the substrate.例文帳に追加

信号線のノード１０６ＡとＶｃｃ間には２つのＰ型ＭＯＳＴｒが直列に接続され、Ｔｒ１１１ＡではソースＳがゲートＧ電極や基板と共にＶｃｃに、ドレインＤがＴｒ１１１ＢのＤに接続され、Ｔｒ１１１ＢのＳはＧ電極及び基板と共に信号線に接続されている。 - 特許庁

In two adjoining memory cells 17m5, 17m6 which share a bit line 19m6, the same information is stored in two memory functional bodies m5r, m6l located in an opposite side through a gate electrode to two memory functional bodies m5l, m6r located above a diffusion region electrically connected to the bit line 19m6.例文帳に追加

ビット線１９ｍ６を共有する隣接した２つのメモリセル１７ｍ５、１７ｍ６において、前記ビット線１９ｍ６に電気的に接続された拡散領域の上方に位置する２つのメモリ機能体ｍ５ｌ、ｍ６ｒとはゲート電極を介して反対側に位置する２つのメモリ機能体ｍ５ｒ、ｍ６ｌに同じ情報が記憶されている。 - 特許庁

When introducing p-type impurities, a p-n junction diode is formed from this p+ impurity region 13 and n- impurity region 6, so that even if the p-n bonding diode is made conducting by reverse bias and even if a transistor is conducted by applying voltage to a gate electrode 5, no current will flow from a bit line 19 to the source line 17a.例文帳に追加

ｐ型の不純物が導入される場合、このｐ＋不純物領域１３とｎ−不純物領域６とによってｐｎ接合ダイオードが形成されるので、ゲート電極５に電圧を与えてトランジスタを導通させてもこのｐｎ接合ダイオードが逆バイアスされて導通せず、ビット線１９からソース線１７ａへ電流が流れない。 - 特許庁

Each block Bi is provided with an erasion load decoding circuit 4 outputting positive voltage to a first drive line connected to a substrate region of a block selected at the time of erasion of data and a negative voltage decoding circuit 5 outputting negative voltage to a second drive line connected to a control gate of a memory cell of a block selected at the time of erasion of data.例文帳に追加

各ブロックＢｉ毎に、データ消去時に選択されたブロックの基板領域につながる第１の駆動線に正電圧を出力する消去負荷デコード回路４と、データ消去時に選択されたブロックのメモリセルの制御ゲートにつながる第２の駆動線に負電圧を出力する負電圧デコード回路５とが設けられる。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

An island of a TFT section is formed on a gate insulation film in the second PR process shown in a step S202 and thereafter a source electrode, drain electrode and drain bus line are formed by utilizing a halftone exposure method or two times exposing method to be described later.例文帳に追加

ステップＳ２０２に示す第２ＰＲ工程で、ゲート絶縁膜上にＴＦＴ部のアイランドを形成した上で、後述するハーフトーン露光法又は二回露光法を利用して、ソース電極、ドレイン電極及びドレインバスラインを形成する。 - 特許庁

A current from a data line DL is supplied to transistors L-TFT and D-TFT forming a current mirror circuit through TFT4 and TFT5, and a voltage between gate and source terminals of L-TFT and D-TFT is retained in a capacitor C.例文帳に追加

そして、ＴＦＴ４、５を介してデータ線ＤＬからの電流をカレントミラー回路を構成するＬ−ＴＦＴ及びＤ−ＴＦＴに供給し、Ｌ−ＴＦＴ及びＤ−ＴＦＴのゲート−ソース間電圧として容量Ｃに保持する。 - 特許庁

In what is called a CS on-gate structure where auxiliary capacitance PCS1 is formed on a scanning line WLn, the conductivity of a switching element transistor NTr1 is different from that of the electrode made of the semiconductor film of the auxiliary capacitance PCS1.例文帳に追加

補助容量ＰＣＳ１が走査線ＷＬｎ上に形成されるいわゆるＣＳオンゲート構造において、スイッチング素子であるトランジスタＮＴｒ１の導電性は、補助容量ＰＣＳ１の半導体膜からなる電極の導電性と異なる。 - 特許庁

To provide a gate modulation circuit which can reduce image quality irregularity such as flicker, image persistence or the like of a display image without particularly changing a configuration of a timing integrated circuit or a scanning line driver disposed in a TFT liquid crystal display device.例文帳に追加

ＴＦＴ液晶表示装置に設けられるタイミング集積回路や走査線ドライバの構成に特別な変更を加えることなく、表示画像のフリッカや焼きつき等の画質ムラの低減を可能とするゲート変調回路を提供すること。 - 特許庁

The first transistor T1 has a source connected with the cathode of the photodiode PD, a drain connected with a row select line through which a drive signal is fed, and a gate connected with a first high potential power supply and operates in a sub-threshold region.例文帳に追加

第１トランジスタＴ１は、ソースがフォト・ダイオードＰＤのカソードに接続され、ドレインが行選択線に接続され該行選択線を介して駆動信号が供給され、ゲートが第１高電位電源に接続され、サブ・スレッショルド領域で動作する。 - 特許庁

The apparatus has a so-called CS on-gate structure having an auxiliary capacitor PCS1 formed on a scan line WLn, wherein the conductivity of a transistor NTr1 as a switching element is different from the conductivity of an electrode comprising a semiconductor film of the auxiliary capacitor PCS1.例文帳に追加

補助容量ＰＣＳ１が走査線ＷＬｎ上に形成されるいわゆるＣＳオンゲート構造において、スイッチング素子であるトランジスタＮＴｒ１の導電性は、補助容量ＰＣＳ１の半導体膜からなる電極の導電性とは異なる。 - 特許庁

To provide technology to control a shared MOS transistor gate voltage that can improve the sensing speed and quickly read data by preventing data inversion due to noise and reducing the bit line capacity when used for the low voltage.例文帳に追加

半導体記憶装置において、低電圧用途に関して、ノイズによるデータ反転を防ぎ、センス時にビット線容量を低減することで、センス速度を高速化し、データ読み出しを速くする、シェアードＭＯＳトランジスタ・ゲート電圧の制御技術を提供する。 - 特許庁

To provide a liquid crystal display device free from a white void in a display area near a gate terminal by blocking an electric field generated by a lead wiring line and preventing potential fluctuation in a counter substrate in an in-plane switching liquid crystal display device.例文帳に追加

面内応答型液晶表示装置において、引き出し配線から発生する電界を遮蔽し、対向基板の電位変動を防止することで、ゲート端子近傍の表示領域に白抜けを生じない液晶表示装置を得るものである。 - 特許庁

A center value between the positive and negative gradation voltages is adjusted for each driver in accordance with a slant of the charge pull-in amount ΔV in a direction of a gate signal line, thereby suppressing the flicker phenomenon without varying the gradation characteristic.例文帳に追加

ゲート信号線方向の電荷引き込み量ΔＶの傾斜に合わせて、ドライバ単位で正負極性階調電圧のセンター値を調整することによって、階調特性を変動させることなく、フリッカ現象を抑制することができる。 - 特許庁

When a word line WL is selected, the main decoder section 6 controls individually respective sub-decoders 8a, 8b by these power sources and control signals, also, selects an arbitrary inverter Iv in the sub-decoders 8a, 8b by gate decoders 14a, 14b.例文帳に追加

これら電源、制御信号によって、メインデコーダ部６はワード線ＷＬの選択の際にそれぞれのサブデコーダ部８ａ、８ｂを個別に制御し、かつゲートデコーダ１４ａ，１４ｂによって、サブデコーダ部８ａ，８ｂにおける任意のインバータＩｖを選択する。 - 特許庁

A memory transistor has a semiconductor substrate (for example, well W), first and second source-drain regions SSL, SBL, a bottom insulating film BTM, a charge accumulating film CHS, a top insulating film TOP, and a gate electrode (for example, word line WL).例文帳に追加

メモリトランジスタが、半導体基板（たとえばウェルＷ）と、第１および第２のソース・ドレイン領域ＳＳＬ,ＳＢＬと、ボトム絶縁膜ＢＴＭ、電荷蓄積膜ＣＨＳおよびトップ絶縁膜ＴＯＰと、ゲート電極（たとえばワード線ＷＬ）とを有する。 - 特許庁

The control circuit controls the power supply line switching portion SWrcc1 so that the first and second power lines 41 and 42 are connected at a start time which is later than that in allowing the power gate transistor PGTr to go on or they are connected gradually, taking time longer than that in allowing the PGTTr to go on.例文帳に追加

制御回路は、パワーゲートトランジスタＰＧＴｒオンより遅れた開始タイミングで、または、当該オンより長い時間かけて徐々に、第１,第２電源線４１と４２を接続するように電源線スイッチ部ＳＷｒｃｃ１を制御する。 - 特許庁

Thereafter, first to fifth word interline insulating layers 31a to 31e, and first to fourth word line conductive layers 32a to 32d are laminated, a memory hole 35 is formed so as to penetrate them, and a memory gate insulating layer 36 and a memory sacrificing layer 82 are formed on the sidewall thereof.例文帳に追加

次に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅと第１〜第４ワード線導電層３２ａ〜３２ｄとを積層し、それらを貫通させてメモリホール３５を形成し、その側壁にメモリゲート絶縁層３６、メモリ犠牲層８２を形成する。 - 特許庁

The transistors both are transistors having MFMIS structure, at the time of writing data, voltage is applied directly to a floating gate electrode FG of the transistor from a pair of bit line BLP1 through a pair of selecting transistor WTP11 for write-in.例文帳に追加

該トランジスタは、ともにＭＦＭＩＳ構造のトランジスタであり、データ書き込み時には、該トランジスタのフローティングゲート電極ＦＧに対し、書込み用セレクトトランジスタ対ＷＴＰ１１を介して、ビットライン対ＢＬＰ１から、直接的に電圧を印加する。 - 特許庁

One of the plurality of processing units 20-80 of the FPD module assembly line 10 is a gate side composite processing unit 60 including an ACF sticking head 65 and a loading head 66 which perform different processing to the display substrate.例文帳に追加

このＦＰＤモジュール組立ライン１０の複数の処理ユニット２０〜８０のうちの１つの処理ユニットは、表示基板に対する処理内容が異なるＡＣＦ貼付ヘッド６５および搭載ヘッド６６を有するゲート側複合処理ユニット６０になっている。 - 特許庁

A memory cell comprises a write transistor, a read transistor TR connected with the feeder line of power supply voltage (drain impurity region 5), and a capacitor CAP connected with the control electrode (gate electrode 3) of the transistor TR.例文帳に追加

書き込みトランジスタ（不図示）と、電源電圧の供給線（ドレイン不純物領域５）に接続された読み出しトランジスタＴＲと、この読み出しトランジスタＴＲの制御電極（ゲート電極３）に接続されたキャパシタＣＡＰとをメモリセル内に有する。 - 特許庁

To reduce a contact resistance to the pad surface of a semiconductor chip for stabilized driving and eliminate the concentration of current due to difference of switching time of the semiconductor chip by making a gate signal supply line to be low in inductance.例文帳に追加

本発明は、半導体チップのパッド面に対する接触抵抗を低くして駆動を安定させ、ゲート信号供給ラインを低インダクタンス化して各半導体チップのスイッチング時間差で起きる電流集中をなくすことを目的とする。 - 特許庁

In the injection molding, since a melting resin injected into the first end part 23 from a pin gate G easily flows in the outer peripheral part 22 having the thick thickness t2 more than the inner peripheral part 21 having thin thickness t1, the weld line does not appear in the outer peripheral part 22.例文帳に追加

射出成形時に、ピンゲートＧから第１の端部２３に注入された溶融樹脂は、肉厚ｔ１の薄い内周部２１よりも、肉厚ｔ２の厚い外周部２２を流れやすいので、外周部２２にウェルドラインが出ることはない。 - 特許庁

When a defect is incurred on the TFT 1, the picture element defect is corrected by irradiating an intersectional part of a current-carrying part 6 for correction and a picture element electrode 4 with laser light for destroying a lying gate insulating film and short-circuiting the picture element electrode 4 and the reference potential line 3.例文帳に追加

ＴＦＴ１の不良時、レーザ光を修正用導電部６の画素電極４と交差する部位に照射することで、介在するゲート絶縁膜を破壊し、画素電極４と基準電位線３とを短絡させ、画素欠陥を修正する。 - 特許庁

A circuit 124 for signal amplification or a heat-generating source, a signal processing substrate 122, a circuit board 128 with a power supply circuit 129, a gate line driver 126, the power supply circuit 129 and the cooling fan 142 are arranged on a second chassis 112 to be isolated from a radiation detector 400.例文帳に追加

発熱源たる信号増幅用回路124、信号処理基板122、電源回路129を有する回路基板128、ゲート線ドライバ126、電源回路129及び後述の冷却ファン142が、第２筐体112に配置され、放射線検出器400と隔離されている。 - 特許庁

This DRAM drives nodes N28, N29, namely, a pair of bit lines BL, /BL connected to a read-out column selection gate 23 by a power source voltage VDDS for array, and drives a read-out column selection line CSLR by a power source voltage VDDS for a peripheral circuit.例文帳に追加

このＤＲＡＭは、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択線ＣＳＬＲを周辺回路用電源電圧ＶＤＤで駆動する。 - 特許庁