「Gate Line」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

The semiconductor comprises a plurality of memory cells interconnected in series each having a floating gate and a control gate; two selection transistors connected across the plurality of memory cells; a bit line that contacts the impurity region of one of the two selection transistors; and a ground line that contacts the impurity region of the other of the two selection transistors.例文帳に追加

フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有していることを特徴とする。 - 特許庁

The optical receiver comprises: a light intensity splitter for splitting optical OFDM transmitted light; an optical delay line for delaying light from the light intensity splitter; an optical fast Fourier transforming circuit which performs fast Fourier transform processing upon the light from the optical delay line; and a time gate element which performs gate processing upon the light from the optical fast Fourier transforming circuit and outputs a channel signal demodulated for each channel.例文帳に追加

本発明による光受信器は、光ＯＦＤＭ伝送された光を分岐する光強度分岐器と、光強度分岐器からの光をそれぞれ遅延する光遅延線と、光遅延線からの光を高速フーリエ変換処理する光高速フーリエ変換回路と、光高速フーリエ変換回路からの光をゲート処理して、チャネルごとに復調されたチャネル信号を出力する時間ゲート素子とを備える。 - 特許庁

The display driver to drive an active matrix type electro-optical device includes an interface circuit to receive transmission data, an error detection circuit to perform an error detection process on the data received by the interface circuit, and a gate line driving circuit to select a plurality of gate lines of the electro-optical device.例文帳に追加

アクティブマトリックス型の電気光学装置を駆動するための表示ドライバは、画像データを受信するためのインタフェース回路と、インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、電気光学装置の複数のゲート線を選択するゲート線駆動回路とを含む。 - 特許庁

The nonvolatile semiconductor memory comprises a charge storage means (carrier trap) scattered in a multilayer insulation film 1 of a plurality of insulation films 2, 3 and 4 formed beneath the gate electrode (word line WL2, WL3) of each of a plurality of electrically writable and erasable memory elements and between the gate electrodes of adjacent memory elements.例文帳に追加

電気的に書き込みおよび消去が可能な複数の記憶素子を有し、各記憶素子のゲート電極（ワード線ＷＬ２，ＷＬ３）下方および隣接する記憶素子のゲート電極間で複数の絶縁膜２，３，４を積層して形成された積層絶縁膜１内に離散化された電荷蓄積手段（キャリアトラップ）を含む。 - 特許庁

This structure allows, even when an EL driving TFT 102 has become normally on due to the shift of the threshold value thereof, the gate-source voltage of the EL driving TFT 102 to be changed by changing the potential of the gate signal line 106 so as to ensure the non-conduction state of the EL driving TFT 102.例文帳に追加

この構造により、ＥＬ駆動用ＴＦＴ１０２のしきい値のシフトにより、ノーマリーオンとなった場合にも、ゲート信号線１０６の電位を変えることで、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるように、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧を変えることを可能とする。 - 特許庁

To provide a gate line driving circuit which adjusts a pulse width of a scanning signal to reduce a phenomenon of variation in liquid crystal applied voltage during gate pulse application to a front stage and adjust the scanning frequency of a non-display part by a partial display function intending to reduce power consumption.例文帳に追加

本発明は、前段のゲートパルス印加時において液晶印加電圧が変動してしまう現象を低減するために走査信号のパルス幅が調節可能であり、低消費電力化を目的としたパーシャル表示機能で非表示部の走査頻度を調節可能なゲート線駆動回路を提供することにある。 - 特許庁

The state of a power supply part of the 1st interface circuit 1 and that of the connection line 5 are inputted and detected by a state detection part 6, an output from the detection part 6 is changed in accordance with the detected result, a gate control signal from the detection part 6 is asserted/negated, the gate control of an input signal is executed by the receiver circuit 9.例文帳に追加

また、第一のインターフェース回路１の電源部や、接続線５の状態が状態検知部６に入力されて状態検知が行われ、検知結果により状態検知部６の出力が変化し、状態検知部のゲート制御信号をアサート／ネゲートし、レシーバ回路９にて入力信号のゲート制御が行われる。 - 特許庁

By this structure, the voltage between the gate and the source of a TFT 102 for driving the EL is enabled to be changed so that the TFT 102 becomes a non-conduction state surely by changing the potential of the gate signal line 106 even when the TFT 102 becomes 'normally on' by the shift of its threshold.例文帳に追加

この構造により、ＥＬ駆動用ＴＦＴ１０２のしきい値のシフトにより、ノーマリーオンとなった場合にも、ゲート信号線１０６の電位を変えることで、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるように、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧を変えることを可能とする。 - 特許庁

It is possible to change a voltage between a gate and a source of an EL driver TFT 102 by changing the electric potential of the gate signal line 106 to reliably render the EL driver TFT 102 into a non-conducting state even if the EL driver TFT 102 is brought into the normally-on state due to a shift in the threshold of the EL driver TFT.例文帳に追加

この構造により、ＥＬ駆動用ＴＦＴ１０２のしきい値のシフトにより、ノーマリーオンとなった場合にも、ゲート信号線１０６の電位を変えることで、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるように、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧を変えることを可能とする。 - 特許庁

The inspection signal is a signal similar to an actual signal supplied to the shift register to drive a gate line, and a vertical synchronism start signal supplied to the starting stage of the shift register, two clocks supplied to odd-numbered stages and even-numbered stages, and a gate-OFF signal supplied to all the stages.例文帳に追加

検査信号は、ゲート線を駆動するためにシフトレジスタに供給する実際の信号と同様な信号であり、シフトレジスタの最初の段に供給する垂直同期開始信号、奇数段及び偶数段にそれぞれ供給する２つのクロック、及び全ての段に供給するゲートオフ信号である。 - 特許庁

In this fishway, at least one cascade timber having a consolidation gate and bank part, a slope part, a water cushion part, and a deflector part is disposed between an upstream protective floor timber and a downstream protective floor timber so that the lines connecting the head top parts of the consolidation gate and bank part and the deflector part are positioned below a planned river floor longitudinal line.例文帳に追加

床固め堰堤部、斜面部、水クッション部及びデフレクター部を有する少なくとも１つのカスケード工を、前記床固め堰堤部及びデフレクター部の各頭頂部を結ぶ線が計画河床縦断線以下となる如く、上流側護床工と下流側護床工の間に配してなる魚道。 - 特許庁

Bit lines 109, gate insulation films 104 having a charge capturing function, word lines 114 orthogonal to the bit lines 109, and inter-word line embedding insulation films 115 are formed on a surface of a substrate 100, between the bit lines 109 on the substrate 100, on the gate insulation film 104, and between the word lines 114, respectively.例文帳に追加

基板１００表面にビット線１０９、基板１００上のビット線１０９間に電荷捕獲機能を有するゲート絶縁膜１０４、ゲート絶縁膜１０４上にビット線１０９に直交するワード線１１４、ワード線１１４間にワード線間埋め込み絶縁膜１１５が形成されている。 - 特許庁

After a lower film of Al-Nd alloy and an upper film of MoW alloy are stacked sequentially on an insulation substrate, a gate line including a gate electrode is formed by patterning the resulting film using an etchant including 50 to 60% of phosphoric acid, 6 to 10% of nitric acid, 15 to 25% of acetic acid, 2 to 5% of stabilizer, and ultrapure water.例文帳に追加

絶縁基板の上部にAl-Nd alloyの下部膜とMoW alloyの上部膜を順次に積層した後、５０-６０％範囲のリン酸、６-１０％範囲の硝酸、１５-２５％範囲の酢酸及び２-５％の安定剤とその他に超純水を含むエッチング液でパターニングしてゲート電極を含むゲート線を形成する。 - 特許庁

This structure includes a set of conductive gate electrodes covered with a high-permittivity insulator, the layer of the organic/inorganic hybrid semiconductor, a set of electric conductive source electrode corresponding to each gate line and electric conductive drain electrode, and a passivation layer that is optionally selected and covers the device structure for protection.例文帳に追加

この構造は、基板上に、高誘電率絶縁体で覆われた導電性ゲート電極の組、有機無機混成半導体の層、ゲート線の各々に対応する電気伝導性ソース電極と電気伝導性ドレイン電極の組、およびこのデバイス構造の上を覆いこれを保護することができる随意選択のパッシベーション層を含む。 - 特許庁

Opposed gate ends are positioned on outer sides of channel ends respectively positioned closest to a video signal line side and a pixel electrode side of channel ends of a plurality of channel regions provided in series and at least one channel end except the channel ends is positioned closer to the gate ends.例文帳に追加

直列に設けれた複数個のチャネル領域のチャネル端のうち、映像信号線側及び画素電極側の最も近くに位置するチャネル端の外側に、対向するゲート端が位置し、当該チャネル端以外のチャネル端のうち少なくとも一つにおいて、チャネル端がゲート端のより近くに位置している。 - 特許庁

In the thin film transistor liquid crystal display device which uses a reset signal by shifting the phase of gate driving pulses in a gate line direction according to clock cycles while at least one or more shift registers are integrated, one more 1-bit shift register with a dummy function is stacked and formed at the final stage of the shift registers.例文帳に追加

少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタの最後の段にダミー機能を有する１ビットシフトレジスタをもう１つさらに集積して形成する。 - 特許庁

On a transparent insulating substrate 1, a titanium film as a lower layer 2a, an aluminum film as a middle layer 2b and a nitrogen containing titanium film as an upper layer 2c are laminated by a sputtering process by 30 nm, 100 nm, 50 nm respectively in this order and a gate electrode and gate signal line 2 are formed by a photolithography-dry etching technique.例文帳に追加

透明絶縁性基板１上にスバッタ法を用いて下層２ａにチタニウム膜、中間層２ｂにアルミニウム膜、上層２ｃに窒素を含有したチタニウム膜を順にそれぞれ３０ｎｍ、１００ｍｍ、５０ｎｍ積層し、フォトリソ・ドライエッチ技術を用いて、ゲート電極及びゲート信号線２を形成した。 - 特許庁

A movable gate 101 has a shape which provides a gap S between it and a roller 112 on the upstream side of a delivering path when papers are not introduced (OFF) into an accumulating means 17 (a solid line) and jamming is hardly generated by avoiding that the papers are pinched between the movable gate 101 and a delivery belt 113.例文帳に追加

可動ゲート１０１は紙葉類を集積手段１７に導入しない（ＯＦＦ）場合（実線）に、搬送路上流側のローラ１１２との間に隙間Ｓを備える形状とし、紙葉類を可動ゲート１０１と搬送ベルト１１３との間に挟んでしまうことがないようにしてジャムを生じにくくした。 - 特許庁

In the method for manufacturing the spin chuck of the center gate system consisting of a combination of the spin chuck made of the resin and the insert fitment embedded on the central axial line of the spin chuck, the resin is filled in a round condition by providing a resin retention part at a position just below an injecting gate of the insert fitment.例文帳に追加

樹脂製スピンチャックとスピンチャックの中心軸線上に埋設されるインサート金具との組み合わせよりなるセンターゲート方式のスピンチャックの製造方法において、インサート金具の注入ゲート直下位置に樹脂滞留部を設けることで、樹脂を真円状態に充填することにした。 - 特許庁

A driving method for a display panel comprises: a step of applying gate signals sequentially to plural gate lines of a display panel for each frame; a step of applying data voltage to a data line in the display panel; and a step of applying common voltage, which is asynchronous with the period of the frame and which inverts the polarity, to the display panel.例文帳に追加

それぞれのフレームごとに表示パネルの複数のゲートラインに順次にゲート信号を印加するステップと、表示パネルのデータラインにデータ電圧を印加するステップと、表示パネルにフレームの周期と非同期であり極性が反転される共通電圧を印加するステップと、を有する表示パネル駆動方法が提供される。 - 特許庁

In the piece 100 being interposed between adjoining mating balls B, a gate part and a joining part being projected to join a pin are provided in the recessed surfaces 101 at the time of molding in both the ends in an axial line direction contacting the balls B to automatically separate a gate and the piece 100 in separating a die.例文帳に追加

転動するボールＢの隣合うボール同士の間に介装される本発明のリテーニングピース１００は、ボールＢに接触する軸線方向両端の凹面１０１内に、成形時にゲート部や突出しピンと接合する接合部を設けて、金型分離の際に自動的にゲートとリテーニングピースを分離することを可能にした。 - 特許庁

An output part 17a for bit '0' of an A-1 register 11 and an output part 18a for bit '0' of an A-2 register 12 are respectively connected to input parts 19a and 19b of an OR gate 13a and a signal line 15a from the output part of this OR gate 13a is connected to one pin of a microcomputer chip 20.例文帳に追加

Ａ−１レジスタ１１のビット０の出力部１７ａとＡ−２レジスタ１２のビット０の出力部１８ａとがＯＲゲート１３ａの入力部１９ａ，１９ｂにそれぞれ接続され、このＯＲゲート１３ａの出力部からの信号線１５ａがマイコンチップ２０の１ピンに接続される。 - 特許庁

The drivers 14, 15 alternatively drive the memory cell, and are constituted so that a potential having a reverse code to a potential being impressed on the gate of the selection gate transistor in the memory cell becoming the read-out object is impressed on the source line connected to the memory cell becoming the read-out object, at the read-out operation.例文帳に追加

上記ドライバ１４，１５は、メモリセルを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルに接続されているソース線に、上記読み出しの対象となるメモリセル中の上記選択ゲートトランジスタのゲートに印加されている電位とは逆符号の電位を印加するように構成されている。 - 特許庁

A high potential gate voltage generator 42 is constituted of a high potential voltage generator 44, a voltage regulator 46, and a timing controller 48 for controlling the level adjustment timing of the voltage regulator 46, and supplies the high potential gate voltage having a falling part varying gradually and gently to the second voltage line SVL.例文帳に追加

高電位ゲート電圧発生器４２は、高電位電圧発生器４４と電圧調節器４６、及び、電圧調節器４６のレベル調整タイミングを制御するためのタイミング制御器４８で構成され、漸進的に緩やかに変化する立下がり部を有する高電位ゲート電圧を第２電圧ラインＳＶＬに供給する。 - 特許庁

Next, a semiconductor layer 151 is formed on the gate insulating film, a data line 171 having a source electrode 173 making contact with the semiconductor layer, and a drain electrode 175 overlapping with the gate electrode 124, are formed; a protective film covering the semiconductor layer is formed; and a pixel electrode connected with the drain electrode is formed.例文帳に追加

次に、ゲート絶縁膜上に半導体層１５１を形成し、半導体層と接するソース電極１７３を有するデータ線１７１及びゲート電極１２４と重畳するドレイン電極１７５を形成し、半導体層を覆う保護膜を形成し、ドレイン電極と接続される画素電極を形成する。 - 特許庁

A system for setting voltage threshold of a memory device is provided with gate transistors inserted between each of a plurality of memory cells connected to a common word line and write-in voltage, and a control logic generating a control signal controlling selectively opening and closing of the gate transistors and controlling the aye and noes of write-in in each memory cell.例文帳に追加

メモリデバイスの電圧しきい値設定システムは、共通のワード線に接続される複数のメモリセルの各々と書き込み電圧との間に挿入されるゲートトランジスタと、ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、各メモリセルにおける書き込みの可否を制御する制御ロジックとを備える。 - 特許庁

To provide a gate line driving circuit which can adjust the pulse width of a scanning signal to reduce a phenomenon of variation in liquid crystal applied voltage during gate pulse application to a front stage and adjust the scanning frequency of a non-display part by a partial display function of power consumption reduction.例文帳に追加

本発明は、前段のゲートパルス印加時において液晶印加電圧が変動してしまう現象を低減するために走査信号のパルス幅が調節可能であり、低消費電力化を目的としたパーシャル表示機能で非表示部の走査頻度を調節可能なゲート線駆動回路を提供することにある。 - 特許庁

When a device 5 to be added is not connected to a basic device 1 in operation, an input-output signal control circuit 4 is not connected to ground GND even though the line of a gate control signal Sg is clamped by a power supply VCC, therefore, the gate control signal Sg is not active and the connection operation of an input-output signal Sa is not conducted.例文帳に追加

動作中の基本装置１に対して追加装置５が非接続のときは、入出力信号制御回路４は、ゲート制御信号Ｓｇのラインが電源VCCにクランプされているが、グランドGNDには接続されないので、ゲート制御信号Ｓｇはアクティブ状態にはなく、入出力信号Ｓａの接続動作を行わない。 - 特許庁

A fourth conductive film 13 is formed in a trench 4 as a gate electrode, and a gate wiring 24 is formed upward from the fourth conductive film 13 so as to effect conductive connection to a word line WL electrically whereby the minimum cell area, required to one memory cell, can be reduced.例文帳に追加

トレンチ４内にゲート電極として第４の導電膜１３が形成されると共に、この第４の導電膜１３から上方に対してワード線ＷＬと電気的に導通接続するようにゲート配線２４が形成されるため、１メモリセルに要求される最小セル面積を少なくすることができる。 - 特許庁

The memory strings MS include: a columnar layer 36 extended in a lamination direction; a memory gate insulating layer 35 that is formed on the side of the columnar layer 36 and functions as the resistance change element R; and first to fourth source line conductive layers 33a-33d formed via the memory gate insulating layer 35, while surrounding the columnar layer 36.例文帳に追加

メモリストリングＭＳは、積層方向に伸びる柱状層３６と、柱状層３６の側面に形成され且つ抵抗変化素子Ｒとして機能するメモリゲート絶縁層３５と、メモリゲート絶縁層３５を介して柱状層３６を取り囲むように形成された第１〜第４ソース線導電層３３ａ〜３３ｄとを備える。 - 特許庁

In the CMOS image sensor provided with photodiodes PD and a plurality of transistors for transferring electric charges stored in the photodiodes to one column line, a gate electrode of at least one of the transistors is provided with a voltage drop means for dropping a gate voltage received by the gate electrode of the transistor to extend the saturation region of the transistor.例文帳に追加

フォトダイオードと、該フォトダイオードに蓄積された電荷を１つのカラムラインに転送する複数のトランジスタを備えるＣＭＯＳイメージセンサにおいて、前記トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記トランジスタの飽和領域を拡張させるため、前記複数のトランジスタの少なくともいずれか１つのトランジスタのゲート電極に電圧降下手段を備えるＣＭＯＳイメージセンサを提供する。 - 特許庁

However, actual tenkan were rarely issued, therefore, people whose suits were restricted had no other way of making osso by means of jikiso such as kagoso (jikiso to Daikan or Daimyo in a palanquin), kakekomi uttae (direct petition to the supreme court, magistrate's office, influential person of the bakufu and so on), suteso (leaving a petition in front of the gate of the supreme court and so on), hariso (pasting a petition in front of the gate of a roju's [senior councilor] residence or a government office) and so on, and in some cases they had to take hard-line measures by forming a faction for monso (petition by people gathering before the gate of the residence of a feudal lord or Daikan), ikki (uprising), goso (direct petition with the abuse of religious authority by armed priests or jinin [associates of Shinto shrines] to the Imperial Court or the bakufu), uchikowasi (destructive urban riots) and so on. 例文帳に追加

だが、実際に添簡が発給されることは少なく、このため訴訟を起こすことすら抑圧された人々は結果的に駕籠訴・駆込訴・捨訴・張訴などの直訴を用いて越訴を行う他無く、場合によっては門訴・一揆・強訴・打ちこわしなどの徒党を組んだ強硬手段を採らざるを得なくなった。 - Wikipedia日英京都関連文書対訳コーパス

In a buried bit line type flash memory arranged such that a bit line 5 functioning as source-drain formed by implanting impurity ions into a semiconductor substrate 1 intersects a word line 7 functioning as a gate electrode, a three layer structure ONO film 6 of silicon oxide film/silicon nitride film/silicon oxide film is formed after impurity ions for forming the bit line 5 are implanted and annealing for activation is performed.例文帳に追加

半導体基板１に不純物がイオン注入されて形成されたソース／ドレインとして機能するビットライン５と、ゲート電極として機能するワードライン７とが交差する構成の埋め込みビットライン型フラッシュメモリにおいて、ビットライン５を形成するための不純物のイオン注入及びその活性化のためのアニール処理を行った後に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。 - 特許庁

If the length of a signal line to the area of the gate of an input stage transistor in a second circuit exceeds a specified allowable value (S14), the signal line is detoured up to the uppermost layer thereof at a position in the range of the allowable value the signal line (S16) thus blocking charges due to antenna effect until the detouring part is formed.例文帳に追加

第２回路における入力初段トランジスタのゲートの面積に対する信号配線の長さが所定の許容値を越えている場合に（Ｓ１４）、上記信号配線における上記許容値の範囲内の位置で、上記信号配線における最上層まで上記信号配線を迂回させることにより（Ｓ１６）、上記迂回部分が形成されるまでアンテナ効果による電荷を遮断する。 - 特許庁

Here, for example, the gate electrode of TFT 171 of the i-th row is connected to the scanning line in the i-th row; the source electrode of TFT 171 is connected to a first feeder line 161; the drain electrode is connected to TFT 173; the source electrode of TFT 172 is connected to a second feeder line 162; and the drain electrode is connected to TFT 174.例文帳に追加

ここで、例えばｉ行目のＴＦＴ１７１、１７１のゲート電極はｉ行目の走査線１１２に接続され、ＴＦＴ１７１のソース電極が第１給電線１６１に接続され、そのドレイン電極がＴＦＴ１７３に接続され、ＴＦＴ１７２のソース電極が第２給電線１６２に接続され、そのドレイン電極がＴＦＴ１７４に接続される。 - 特許庁

When a TFT array substrate is irradiated only once with laser light having a wavelength of 0-355 nm, a pulse width of 5-200 nsec and an energy in the range of 0.16-0.6 mJ/mm^2, only the pixel electrode 5 can be cut off selectively without having any effect on the underlying gate line 1, source line 3, TFT 6 and common capacitive line 2.例文帳に追加

また、波長が０を超え３５５ｎｍ以下、パルス幅が５〜２００ｎｓｅｃ、エネルギーが０．１６〜０．６ｍＪ／ｍｍ^2の範囲であるレーザー光を１回のみ照射するようにすると、画素電極５の下に存在するゲート配線１、ソース配線３、ＴＦＴ６および共通容量配線２に影響を与えることなく、画素電極５のみを選択的に切断しやすい。 - 特許庁

A signal current Isig flowing through a signal line SL is supplied to a driving transistor Trd, a signal voltage Vcs1 developed at its gate G at this time is sampled.例文帳に追加

信号線ＳＬに流れる信号電流Ｉｓｉｇを駆動トランジスタＴｒｄに通しその時ゲートに発生する信号電圧Ｖｃｓ１を画素回路２の内部に配された内部画素容量Ｃｓ１にサンプリングする。 - 特許庁

A control part 2e is provided at the gate end of the FET 2b, and a signal from a light receiving part 2d for receiving a signal from a remote controller 3 or a signal from an operating part 4 through a transmission line 5 is inputted to the part 2e.例文帳に追加

このＦＥＴ2bのゲート端には制御部2eが設けられ、同制御部2eにはリモコン３からの信号を受信する受光部2dよりの信号、又は伝送線路５を介した操作部４からの信号が入力する。 - 特許庁

Then, by setting the voltage of the positive power supply line 17 to a normal power supply voltage, the driving current corresponding to a voltage between the gate and a source flows to the driver element 12 and a light emitting element 14 emits light by the driving current.例文帳に追加

そして、正電源線１７の電圧を通常の電源電圧に設定することでドライバー素子１２にゲート・ソース間電圧に応じた駆動電流を流し、発光素子１４をこの駆動電流で発光させる。 - 特許庁

After an elapse time TD1, since a delay circuit 207 raises the potential of one end of a capacitor 208 by Vcc, the gate potential of the transistor 201 is turned into 2Vcc-Vt, and a source line is charged at a high speed.例文帳に追加

遅延時間Ｔ_D1経過後に、遅延回路２０７がキャパシタ２０８の一端の電位をＶｃｃだけ引き上がるので、トランジスタ２０１のゲート電位は２Ｖｃｃ−Ｖｔとなり、ソース線が高速で充電される。 - 特許庁

The transistor Q1 being a charge transfer gate controls connection between the bit line BL and a sense node NS in accordance with a potential V1 being transfer control voltage, and the transistor Q2 amplifies a signal of the sense node NS.例文帳に追加

電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。 - 特許庁

The terminal N1 is connected to the bit lines BBL, BL through block selection transistors BST0, BST1, the terminal N2 is connected to plate lines BPL, PL, a gate of each cell transistor is connected to a word line WL.例文帳に追加

端子Ｎ１はブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、端子Ｎ２はプレート線ＢＰＬ，ＰＬに接続され、各セルトランジスタＴのゲートがワード線ＷＬに接続される。 - 特許庁

In the state of holding a data line at a reference voltage, a switching TFT 20 turns on to turn a reset TFT 30 on and a current control TFT 26 off, thereby setting the threshold level voltage at the gate of the drive TFT 24.例文帳に追加

データラインを基準電圧に保持した状態で、スイッチングＴＦＴ２０がオンし、リセットＴＦＴ３０をオン、電流制御ＴＦＴ２６をオフすることで、駆動ＴＦＴ２４のゲートにしきい値電圧をセットする。 - 特許庁

In addition, between the power terminal TV of the device 3 and the grounding line LG, resistors R1, R2 are connected in series so that the shunted voltage is impressed to the gate of the transistor MT1.例文帳に追加

また、この電子機器３の電源端子ＴＶとグランドラインＬＧとの間には、抵抗Ｒ１，Ｒ２が直列接続され、これにより分圧された電圧がｎ型ＭＯＳ電界効果トランジスタＭＴ１のゲートに印加される。 - 特許庁

A voltage Vdata is applied from the data line 14 to the gate of a drive transistor Tdr and the electrode Ea1 of a capacitor element Ca in the data writing period P1, and the voltage is maintained by the capacitor element Ca matching the voltage Vdata.例文帳に追加

データ書込期間Ｐ1においては駆動トランジスタＴdrのゲートと容量素子Ｃaの電極Ｅa1とにデータ線１４から電位Ｖdataが供給され、これによって電位Ｖdataに応じた電圧が容量素子Ｃaに保持される。 - 特許庁