「Gate Line」に関連した英語例文の一覧と使い方(45ページ目) - Weblio英語例文検索

The prescribed voltage VTG is set so that bit line potential difference after amplification is assumed to VDL and voltage of the control signal when a current of 1 μm is made to flow in a transistor used in the transfer gate is assumed to VT and 1/5×VDL+VT≤VTG≤1/2×VDL+VT is satisfied.例文帳に追加

所定の電圧ＶＴＧは、増幅後のビット線電位差をＶＤＬ、トランスファーゲートに使用されるトランジスタに１μｍの電流が流れるときの制御信号の電圧をＶＴとして、１／５×ＶＤＬ＋ＶＴ≦ＶＴＧ≦１／２×ＶＤＬ＋ＶＴ、となるようにする。 - 特許庁

The scanning line (806) is covered with a shielding electrode (816) through an insulator and the storage capacity part (817) is constituted of the planar overlapping of a semiconductor layer becoming the source and the drain of the transistor, a first insulation film (805) becoming a gate insulation film and the shielding electrode (816).例文帳に追加

走査線（８０６）は、絶縁体を介してシールド電極（８１６）で覆われており、保持容量部（８１７）は、前記トランジスタのソース・ドレインとなる半導体層と、ゲート絶縁膜となる第1絶縁膜（８０５）と、前記シールド電極（８１６）とが平面的な重なりにより構成されてなる。 - 特許庁

The noise is measured by a noise measuring instrument provided in the center station, and the gate switch of an amplifier for main line branch is sequentially interrupted when the communication failure is the failure by the noise, and the occurrence part of the noise is specified by detecting decrease of the quantity of noise measured at the time.例文帳に追加

センター局に設けられた雑音測定器により雑音を測定し、通信障害が雑音によるものである場合には、幹線分岐増幅器のゲートスイッチを順次遮断し、このとき測定される雑音量の減少を検知することにより雑音の発生箇所を特定する。 - 特許庁

Thus, it is realized to form the deep source/drain regions prior to the shallow source/drain regions, and to control an overlap of the impurities ion-implanted into the shallow source/drain regions created through the gate pattern line width gradually reducing with the second spacer for offsetting.例文帳に追加

これにより、深いソース/ドレーン領域を浅いソース/ドレーン領域より先に形成することと同時に前記オフセット用第２スペーサにより次第に縮まるゲートパターン線幅により発生する浅いソース/ドレーン領域にイオン注入される不純物の重畳を抑制できる。 - 特許庁

A pixel circuit PIX includes the drive transistor TDR disposed between a driving potential line 26 and a circuit point p, an electrophoretic element 40 and an additional capacitance element CP that are connected to the circuit point p, and a switch SW1 that controls a connection between the circuit point p and a gate of the drive transistor TDR.例文帳に追加

画素回路ＰIXは、駆動電位線２６と回路点ｐとの間に介在する駆動トランジスターＴDRと、回路点ｐに接続された電気泳動素子４０および付加容量素子ＣPと、回路点ｐと駆動トランジスターＴDRのゲートとの接続を制御するスイッチＳW1とを含む。 - 特許庁

The semiconductor device having an amplification transistor and a photoelectric conversion element electrically connected to a gate of the amplification transistor, is designed to output n (n is an integer greater than or equal to 2) of signals from the amplification transistor to a signal output line during one frame period.例文帳に追加

増幅用トランジスタと、前記増幅用トランジスタのゲートに電気的に接続された光電変換素子と、を有する半導体装置であって、１フレーム期間において、前記増幅用トランジスタから信号出力線へｎ（ｎは２以上の整数）個の信号が出力される半導体装置である。 - 特許庁

A micro-electro-mechanical system (MEMS) switching array 1000 includes circuitry 1008 coupled to a gate line 1006 of the switching array 1000 to adjust a temporal distribution of a gating signal applied to a plurality of MEMS switches that make up the switching array 1000.例文帳に追加

微小電気機械システム（ＭＥＭＳ）スイッチングアレイ１０００は、前記スイッチングアレイ１０００のゲートライン１００６に結合され、前記スイッチングアレイ１０００を構成する複数のＭＥＭＳスイッチに印加されるゲート信号の時間分布を調整する回路１００８を備える。 - 特許庁

A plurality of pixel regions are formed by mutually crossing the plurality of gate lines and the plurality of data lines, a pixel electrode and a thin film transistor are formed in each pixel region, and one common electrode line is shared by two vertically adjacent pixel regions.例文帳に追加

前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下に隣接した二つの画素領域は一つの共通電極ラインを共有する。 - 特許庁

The scanning line 806 is covered with a shield electrode 816 through an insulation body, and the hold capacity part 817 is constituted so that a semiconductor layer becoming the source/drain of the transistor, a first insulation film 805 becoming a gate insulation film and the shield electrode 816 are overlapped flatly.例文帳に追加

走査線（８０６）は、絶縁体を介してシールド電極（８１６）で覆われており、保持容量部（８１７）は、前記トランジスタのソース・ドレインとなる半導体層と、ゲート絶縁膜となる第1絶縁膜（８０５）と、前記シールド電極（８１６）とが平面的な重なりにより構成されてなる。 - 特許庁

The electric gate 20 is obtained by fastening a plurality of bar-like electrodes 30 to an electrical insulating support frame 21 of a synthetic resin, etc., in a parallel lattice form and alternately arranging positive electrodes 31 and negative electrode 32 at intervals P of 19 mm in a longitudinal parallel lattice form in a line.例文帳に追加

電気ゲート２０は合成樹脂等の電気絶縁性の支持枠２１に複数の棒状電極３０を平行格子状に固着してなり、正電極３１と負電極３２を交互に１９ｍｍの間隔Ｐで縦の平行格子状に一列に配列したものである。 - 特許庁

Simultaneously, a CK3 line becomes the H level, the potential of the output unit is raised, the gate potential of the TFT 102 is raised to (VDD+ VthN) or more by the operation of a capacity 104, and hence the H level appearing at the output unit (Out) becomes equal to the VDD.例文帳に追加

同時にＣＫ３がＨレベルとなって信号出力部の電位は上昇し、同時に容量１０４の働きによってＴＦＴ１０２のゲートの電位が(ＶＤＤ＋ＶｔｈＮ)以上に上昇することによって信号出力部(Ｏｕｔ)に現れるＨレベルはＶＤＤに等しくなる。 - 特許庁

In the active matrix type display device having display elements 33 and storage capacitors 32 by pixels defined by crossing data lines 12 and gate lines 11, one-end sides of the display element 33 and the storage capacitor 32 of each pixel are connected to a data line 12a of a right adjacent pixel.例文帳に追加

データ線１２とゲート線１１とを交差させて定義される画素ごとに、表示素子３３および蓄積容量３２を備えたアクティブマトリクス型表示装置において、それぞれの画素における表示素子３３および蓄積容量３２の一端を右隣の画素のデータ線１２ａに接続している。 - 特許庁

To provide a method for fabricating a flash memory device, to decrease a cell size by forming a control gate within a minimum line width permitted in the fabrication process of a semiconductor memory device, and to efficiently obtain the operation characteristics of the device even in case of the decrease of the cell size.例文帳に追加

半導体メモリ素子の製造工程で許容される最小の線幅の内側の領域にコントロールゲートを形成して、セルサイズを縮小することが可能であると共に、セルサイズの縮小時にも素子の動作特性が効率的に確保されるようにしたフラッシュメモリ素子の製造方法の提供。 - 特許庁

The initialization transistor 126 has its gate end G connected to the initialization scanning line 115ASL, its drain end D connected to the video signal 106HS, and its source end S connected to a connection point (node ND121) of the source end S of the driving transistor 121 and the other terminal of the holding capacitor 120.例文帳に追加

初期化トランジスタ１２６は、ゲート端Ｇを初期化走査線１１５ASL に接続し、ドレイン端Ｄを映像信号線１０６HSに接続し、ソース端Ｓを駆動トランジスタ１２１のソース端Ｓと保持容量１２０の他方の端子との接続点（ノードＮＤ１２１）に接続する。 - 特許庁

A first alignment layer 11 is formed so that the film thickness of a non-display wiring region part 11c disposed in a non-display region 4 and laminated on a gate bus line 12 and the film thickness of a display region part 11a disposed in a display region 3 are made different from each other.例文帳に追加

第１配向膜１１が、非表示領域４に配置され、かつゲートバスライン１２に積層される非表示配線領域部分１１ｃの膜厚と、表示領域３に配置される表示領域部分１１ａの膜厚とが、相互に異なるように形成される。 - 特許庁

In the stick driver of the data line side which is constituted of a shift register circuit, a latch circuit, a level shifter circuit and a D/A converting circuit, gate insulating films of the shift register circuit and the latch circuit are formed thin and, also, channel lengths are formed shorter than those of the TFTs so as to be driven with a high frequency.例文帳に追加

シフトレジスタ回路、ラッチ回路、レベルシフタ回路、Ｄ／Ａ変換回路で構成されるデータ線側のスティックドライバは、高周波数で駆動するためにシフトレジスタ回路やラッチ回路のゲート絶縁膜の厚さを薄くし、チャネル長もＴＦＴよりも短く形成する。 - 特許庁

In a redundant row decoder 4 of a DRAM, plural N channel MOS transistors 31a, 32a receiving a pre-decoding signal X0 allotted to word lines WL corresponding to each gate are connected in series between one side of terminals of each fuse (e.g. 30a) and a line of a ground potential GND.例文帳に追加

ＤＲＡＭの冗長行デコーダ４において、各ヒューズ（たとえば３０ａ）の一方端子と接地電位ＧＮＤのラインとの間に、各々ゲートがともに対応のワード線ＷＬに割当てられたプリデコード信号Ｘ０を受ける複数のＮチャネルＭＯＳトランジスタ３１ａ，３２ａを直列接続する。 - 特許庁

A bias scanner 8 switches the potential of a bias line BS before the correcting operation to apply a coupling voltage to the source S of the drive transistor Trd via the auxiliary capacitor Csub, and then performs initialization so that the potential difference between the gate G and source S of the drive transistor Trd becomes larger than the threshold voltage Vth.例文帳に追加

バイアススキャナ８は、補正動作の前にバイアス線ＢＳの電位を切り換えて補助容量Ｃｓｕｂを介してカップリング電圧をドライブトランジスタＴｒｄのソースＳに加え、以ってドライブトランジスタＴｒｄのゲートＧとソースＳの電位差を閾電圧Ｖｔｈよリ大きくなる様に初期化する。 - 特許庁

Thus, the output of a NAND gate G1 in which the output of the D flip-flop FF1 and a transmitting signal are inputted turns a transistor M2 ON so as to stop the operation of the current mirror circuit and turns a transistor M1 OFF so that interruption between the power supply circuit PS1 and a power supply line is performed.例文帳に追加

これにより、その出力と送信信号とが入力されるＮＡＮＤゲートＧ１の出力が、カレントミラー回路の動作を停止させるようにトランジスタＭ２をＯＮさせると共に、電源回路ＰＳ１と電源ラインとの間が遮断されるようにトランジスタＭ１をＯＦＦさせる。 - 特許庁

A fourth data signal is provided to a gate of the fourth transistor, a voltage pulse signal produced on the drain is provided to a source of the first transistor to form a first data signal, and when the first transistor is triggered by the first control signal, the first data signal is fed to a driving voltage output line.例文帳に追加

第４データ信号を第４トランジスタのゲートに提供し、そのドレインに発生する電圧パルス信号を第１トランジスタのソースに提供して第１データ信号となし、第１トランジスタが第１制御信号にトリガされる時、第１データ信号を駆動電圧出力線にフィードする。 - 特許庁

In a salicide formation process, a detecting wiring line 217 for connecting a floating diffusion 203 and a gate electrode 104g of an amplification transistor 104 is formed in the form of a high-melting-point metallic material not reacting with the silicide reaction on a non-silicon surface generated in the salicide formation process.例文帳に追加

サリサイド形成過程において、フローティングディフュージョン２０３と増幅トランジスタ１０４のゲート電極１０４ｇとを接続する検出用配線２１７を、サリサイド形成過程に発生する非シリコン表面上のシリサイド化反応していない高融点金属材料を利用して形成する。 - 特許庁

A correcting transistor 512 is cascade-connected between a drain end D of the driving transistor 121 and a power supply line 105DSL, and a control signal generating section 520 which generates a control signal Vcont1 for controlling a gate end G is provided in common to each of pixel circuits P.例文帳に追加

画素回路Ｐに対して、駆動トランジスタ１２１のドレイン端Ｄと電源供給線１０５DSL の間に補正トランジスタ５１２をカスコード接続し、ゲート端Ｇを制御する制御信号Ｖcnt1を生成する制御信号生成部５２０を各画素回路Ｐに共通に設ける。 - 特許庁

To provide an integrated circuit apparatus and electronic equipment in which control of P type and N type MOS transistors constituting a transfer gate connected to a memory cell at the time of reading and erasing modes and programming can be changed to secure breakdown voltage and a sub-word line decoder which can be reduced in area is mounted.例文帳に追加

耐圧確保のために、リード及び消去モードとプログラム時とで、メモリセルに接続されたトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタの制御を変更でき、かつ、小面積化を達成できるサブワード線デコーダを搭載した集積回路装置及び電子機器を提供すること。 - 特許庁

The gate line driving circuit 30 is equipped with shift registers SR_1, SR_2, ..., requiring two start pulses of different phases, and a start pulse generating circuit 32 receiving a first start pulse SP1 input from the outside and generating a second start pulse SP2 to be activated later than the first start pulse.例文帳に追加

ゲート線駆動回路３０は、位相の異なる２つのスタートパルスがその動作に必要なシフトレジスタＳＲ_1，ＳＲ_2，…と、外部から入力される第１スタートパルスＳＰ１を受け、それに遅れて活性化する第２スタートパルスＳＰ２を生成するスタートパルス生成回路３２とを備えている。 - 特許庁

The application of the reverse direction bias is performed by only changing a counter electrode and the increase in the breakdown strength of a TFT caused by a voltage rise of a gate signal line driving circuit that is the problem while greatly changing current supply lines and an increase in power consumption are suppressed.例文帳に追加

また、逆方向バイアスの印加は、対向電極のみを変化させることで行い、電流供給線を大きく変化させる際に問題となるゲート信号線駆動回路の電圧上昇によるＴＦＴの耐圧、消費電力の増大を抑えることが出来る。 - 特許庁

The gate valve 1 is equipped with a valve casing 2 having an opening 2f, a shaft 5 penetrating the valve casing 2 and rotatable around an axis line, the valve plate 3 which rotates along with the rotation of the shaft 5 and opens/closes the opening 2f, and seal members 8, 9 sealing the penetrating part of the valve casing 2 of the shaft 5.例文帳に追加

開口部２ｆを有する弁箱２と、弁箱２を貫通し、軸線回りに回動可能な軸５と、軸５の回動に伴って回動し、開口部２ｆを開閉する弁板３と、軸５の弁箱２の貫通部をシールするシール部材８、９とを備えるゲート弁１。 - 特許庁

A transistor (see figure (a)) configuring a pulse delay circuit is compared with a transistor (see (b)) configuring a latch & encoder 12, and transistor length (pattern width of gate Gp, Gn) L is designed so as to be doubled (that is, the minimum line width of a design rule is doubled), and the transistor width is designed so as to be doubled.例文帳に追加

パルス遅延回路を構成するトランジスタ（図２（ａ）参照）は、ラッチ＆エンコーダ１２を構成するトランジスタ（図２（ｂ）参照）と比較して、トランジスタ長（ゲートＧｐ，Ｇｎのパターン幅）Ｌを２倍（設計ルールの最小線幅の２倍）、トランジスタ幅も約２倍に設計する。 - 特許庁

The capacitance value of the hold capacitor is determined on the basis of the gate capacitance value of the correcting transistor and the amount of the charge flowing into the hold capacitor during the voltage variation of a pulse voltage line is appropriately set, whereby the effect of the variation in the threshold value of the driving TFT on the driving current can be effectively reduced.例文帳に追加

保持容量の容量値を補正トランジスタのゲート容量値に基づいて決定し、パルス電圧ラインの電圧変化の際に保持容量に流れ込む電荷量を適切に設定し、駆動ＴＦＴのしきい値変動の駆動電流への影響を効果的に減少できる。 - 特許庁

A MOS type capacity element 28 having the other end connected to a reference voltage is connected to a gate of the driver TFT 22, the MOS type capacity element 28 is in an on state before a fall of the pulse drive line and becomes an OFF state during the fall and a capacitance changes at the switching of ON state to the OFF state.例文帳に追加

駆動ＴＦＴ２２のゲートには、他端がリファレンス電圧に接続されるＭＯＳ型容量素子２８が接続されており、ＭＯＳ型容量素子２８は、パルス駆動ラインの立ち下がり前はオン、立ち下がる途中でオフとなり、その切り替わりで容量値が変化する。 - 特許庁

The pattern length of a gate line GL formed in the upper layer of a diffusion layer RS of a wafer SI is grasped, and sub-field division is carried out by arranging connecting parts DP1 and DP3 in an NRS outside the region of the diffusion layer RS so that the number of sub-field connecting parts DP2 on the diffusion layer RS can be minimized.例文帳に追加

ウエーハＳＩの拡散層ＲＳの上層に形成されるゲートラインＧＬのパターン長さを把握し、例えば拡散層の領域外ＮＲＳに接続部ＤＰ１，ＤＰ３を配置し、拡散層ＲＳ上での接続数ＤＰ２を最小となるように配置したサブフィールド分割とする。 - 特許庁

To carry the wafer W1 out of the A room 1, the wafer W1 is put back in the load lock room 3, which is evacuated through a 2nd discharge line 5, and after the helium is collected to the helium source 7a, air is introduced into the load lock room 3 from an air source 6a and then a gate valve 2a is opened.例文帳に追加

Ａ室１からウエハＷ_1 を搬出するときは、ウエハＷ_1 をロードロック室３に戻して第２の排気ライン５によってロードロック室３を排気し、ヘリウムをヘリウム源７ａに回収したうえで、ａｉｒ源６ａからａｉｒをロードロック室３に導入し、ゲートバルブ２ａを開く。 - 特許庁

By a high resistor 8, a potential difference between the anode and gate of the PUT 6 also becomes almost V2d, the anode and cathode of the PUT 6 are turned ON and the route of the input terminal L1A, a resistor 7, the PUT 6, a diode 4, a resistor 5, an output terminal LIB and the fault point of the communication line is constituted.例文帳に追加

高抵抗８により、ＰＵＴ６のアノード、ゲート間の電位差もほぼＶ２ｄとなり、ＰＵＴ６のアノード、カソード間はＯＮし、入力端子Ｌ１Ａ、抵抗７、ＰＵＴ６、ダイオード４、抵抗５、出力端子Ｌ１Ｂ、通信線の障害点のルートが構成される。 - 特許庁

A gate driver mounting substrate 1 provided in the display device comprises: terminals (CSVtypeA1' to CSVtypeA4') for supplying auxiliary capacitor drive signals to respective auxiliary capacitor lines; and terminals (OG1 to OG272) for supplying scanning line drive signals to respective scanning lines.例文帳に追加

表示装置に備えられるゲートドライバ実装基板１は、補助容量駆動信号を各補助容量配線に供給するための端子「ＣＳＶｔｙｐｅＡ１´」〜「ＣＳＶｔｙｐｅＡ４´」と、走査線駆動信号を各走査線に供給するための端子「ＯＧ１」〜「ＯＧ２７２」を備える。 - 特許庁

By forming a gate G outside a metal ring 112, the resin is first filled (solid arrow line)in a cavity 122 (becomes a cylinder 34 when molded) outside the metal ring 112 when injection molding, and a cylinder 34 is formed outside the metal ring 112.例文帳に追加

ゲートＧの位置を金属リング１１２より外側にすることで、射出成型時に樹脂は金属リング１１２より外側の空洞１２２（成型後円筒部３４となる）に先に注入され（実線矢印）、金属リング１１２の外側には円筒部３４が形成されることとなる。 - 特許庁

In order to input an image signal voltage to a pixel circuit and execute mobility correction of a drive transistor, while the voltage on signal line is at an intermediate voltage, sampling transistor is controlled to raise the gate voltage of the drive transistor to a level lower than the intermediate voltage (LT4).例文帳に追加

画素回路への映像信号電圧の入力と駆動トランジスタの移動度補正を実行させるため、信号線電圧が中間電圧とされている際にサンプリングトランジスタを制御して、駆動トランジスタのゲート電圧が、中間電圧に達しないレベルにまで上昇させる（ＬＴ４）。 - 特許庁

The integrated circuit apparatus is provided with a memory cell having a cell transistor in which a word line is connected to a gate, and a ferroelectric capacitor in which electrodes of one end and the other end are connected respectively between a source and a drain of the cell transistor, and the memory cell has a memory cell block in which a plurality of memory cells are connected in series.例文帳に追加

ワード線がゲートに接続されたセルトランジスタと、セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、このメモリセルが複数個直列に接続されたメモリセルブロックを有する。 - 特許庁

In the memory cell of the SRAM in the semiconductor device, a via VS1 to be electrically connected to a third wiring M32 as a word line is directly connected to a contact plug CPS1 electrically connected to a gate wiring part GHA1 of an access transistor T1.例文帳に追加

半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。 - 特許庁

The axial line of the spool hole 1b toward the ring gate G from the casting opening 1a is inclined in the axial center direction of a cavity C from the side face side of the molding mold body 1 and toward a mounting part direction of a lower core 3 from the mounting part side of the upper core 2 in the molding mold body 1.例文帳に追加

注型口１ａからリングゲートＧに向かうスプール孔１ｂの軸線は、成形型本体１の側面側からキャビティＣの軸心方向で、且つ、成形型本体１における上駒２の装着部側から下駒３の装着部方向へ向かって傾斜する。 - 特許庁

However, because Xuanzang's translation of the Hannya Rishubun (gate for understanding hannyaharamitta) section of part 10 of the "Daihannyaharamitta-kyo" is regarded as being a different translation of "Rishu-kyo," it is believed that the group who compiled "Shinjitsusho-kyo" (Part one of Kongocho-kyo) developed a text in the line of the 'Hannya-kyo Sutra' into "Rishu-kyo" as Esoteric Buddhist scriptures. 例文帳に追加

しかし玄奘訳の『大般若波羅蜜多経・第十会・般若理趣分』が『理趣経』の異訳と見做されるため、『理趣経』は「般若経」系テキストを原流として、『真実攝経』を編纂したグループが密教経典として発達させたものであると考えられている。 - Wikipedia日英京都関連文書対訳コーパス

Thus, the well area 11, as a high resistance formation area that the N type impurity may be injected in the extension line in the lengthwise direction of a gate electrode 9, is made a high resistance formation area A2 that is narrower than the conventional high resistance formation area A1.例文帳に追加

ゲート電極９の長手方向延長線上においてＮ型の不純物が注入される恐れのあるウェル領域１１である高抵抗形成領域を、従来の高抵抗形成領域Ａ１より狭い高抵抗形成領域Ａ２とすることができる。 - 特許庁

Each FET stage is constituted of parallel body of MOSFETs where positions of a source electrode and a drain electrode (S, D) are exchanged and gate width of each of the MOSFETs (11-20) is reduced to a half in comparison with the case of constituting the receiving side transfer circuit of one line of MOSFETs.例文帳に追加

各ＦＥＴ段は、ソース電極とドレイン電極（Ｓ，Ｄ）の位置が交換されたＭＯＳＦＥＴの並列体で構成するとともに、各ＭＯＳＦＥＴ（１１−２０）のゲート幅を、一列のＭＯＳＦＥＴで受信側トランスファー回路を構成する場合に比べて半減する。 - 特許庁

Pixel strings which are located on a line parallel to an x-axis and from which a luminance file is to be prepared are outputted by the portion of the number of the gradations of the luminance of the original image from a memory 1 storing digital original images via an output gate 1d and they are arranged in parallel with the x-axis to generate an intermediate image.例文帳に追加

デジタル原画像を記憶するメモリ１から出力ゲート１ｄを介して輝度プロファイルを作成したいｘ軸と平行なライン上にある画素列を原画像の輝度の諧調数分だけ出力し、それらをｘ軸と平行に並べて中間画像を生成する。 - 特許庁

When a signal outputted from an output terminal OT of the inverter INV1 is inputted from an input terminal IT of the inverter INV2T through a signal line 41, the NMOS and PMOS transistors MN2T and MP2T are constituted by an element of gate breakdown voltage higher than that of the other element.例文帳に追加

インバータＩＮＶ１の出力端子ＯＴから出力される信号を、信号線４１を介して、インバータＩＮＶ２Ｔの入力端子ＩＴより入力する場合、上記ＮＭＯＳ，ＰＭＯＳトランジスタＭＮ２Ｔ，ＭＰ２Ｔを、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成する。 - 特許庁

To provide an active matrix display device having dummy pixels formed at a periphery of a display area where light emitting elements are disposed, the active matrix display device being characterized in that a potential corresponding to a dark current can be securely set for the gate of a transistor of a head-line dummy pixel circuit.例文帳に追加

発光素子が配置された表示領域の周囲にダミー画素が形成されているアクティブマトリクス型表示装置であって、先頭行ダミー画素回路のトランジスタのゲートに確実に黒電流に対応した電位を設定することが可能となるアクティブマトリクス型表示装置を提供する。 - 特許庁

In an area where the second transparent conductive pattern 19 overlaps with the auxiliary capacitance line 12, contact holes 41 and 51 through which the pixel electrode 61 and the first transparent conductive pattern 39 are made conductive are provided and an island shape pattern 35 including a semiconductor layer is provided on the gate insulating film 15.例文帳に追加

第２透明導電パターン１９が補助容量線１２と重なる個所には、画素電極６１と第１透明導電パターン３９とを導通させるコンタクトホール４１，５１が設けられるとともに、ゲート絶縁膜１５上に、半導体層を含む島状パターン３５が設けられる。 - 特許庁