「MOS process」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To prevent a deterioration of a metal and a metal oxide of a gate electrode or a gate insulating film due to a high temperature process, in manufacturing a field effect transistor (Schottky barrier MOSFET) utilizing a Schottky tunnel junction useful for an ULSI.例文帳に追加

ULSIに有用なショットキー・トンネル接合を利用した電界効果型トランジスタ（ショットキー障壁型MOS FET ）の製造において、ゲート電極やゲート絶縁膜の金属及び金属酸化物が高温プロセスにより劣化するのを防止する。 - 特許庁

In manufacturing the Schottky barrier MOSFET, a damascene gate process for forming a gate electrode and a gate insulating film after a source/drain structure is formed is applied to the Schottky barrier MOSFET, so that the gate electrode and the gate insulating film may not be received with a high temperature heat treatment to thereby prevent the deterioration of the metal and the metal oxide for constituting the gate electrode and the gate insulating film.例文帳に追加

ショットキー障壁型MOS FET の製造において、ソース／ドレイン構造を形成した後にゲート電極およびゲート絶縁膜を作成するダマシンゲートプロセスをショットキー障壁型MOS FET に適用することにより、ゲート電極やゲート絶縁膜が高温の熱処理を受けないようにして、ゲート電極やゲート絶縁膜を構成する金属および金属酸化物が劣化するのを防止する。 - 特許庁

In the solid-state imaging apparatus 10 whereon a plurality of photodiodes in an imaging region and each MOS transistor in its peripheral circuit region are loaded together, a reflection preventing film 7 of a photodiode surface and a sidewall 9 provided to a side wall of a gate electrode 3 of the MOS transistor are formed simultaneously in the same process, by photolithograpy and dry etching by laminating three layers of insulating films 4 to 6.例文帳に追加

撮像領域の複数のフォトダイオードとその周辺回路領域の各ＭＯＳトランジスタが混載された固体撮像装置１０において、フォトダイオード表面の反射防止膜７と、ＭＯＳトランジスタのゲート電極３の側壁に設けられるサイドウォール９とを、３層の絶縁膜４〜６を積層してフォトリソグラフィーとドライエッチングにより同時に同一工程で形成する。 - 特許庁

To provide a technology for properly controlling a threshold by adopting a material suitable for a gate electrode of each of MOS structures with different thresholds, and for preventing diffusion from the gate electrode to a channel region from being conspicuous without complicating a manufacturing process.例文帳に追加

製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。 - 特許庁

To improve lowering of hFE and degradation in reliability with a low current caused by the increase of a surface recoupling current by preventing the exposure of a silicon part in a bipolar transistor forming area when forming the sidewall of an MOS transistor in a Bi-CMOS process.例文帳に追加

Ｂｉ−ＣＭＯＳプロセスにおいて、ＭＯＳトランジスタのサイドウォール形成時にバイポーラトランジスタ形成領域のシリコン部分の露出を防いで、表面再結合電流の増加による低電流でのｈ_FEの低下、信頼性の悪化を改善する。 - 特許庁

To simplify the manufacturing process of an optical sensor, by forming the PN junction regions of the regions of its photodetectors simultaneously with the formations of the impurity regions present below the field regions after forming thick oxide films in the field regions.例文帳に追加

PN接合領域による光電変換を行う方式の光センサは、受光素子及び周辺回路の集積化が容易、周辺回路となるMOSトランジスタを形成する製造プロセスとのコンパチビリティが良いなど応用範囲が広く有望な技術である。 - 特許庁

To obtain an integrated circuit having a passive element exhibiting excellent electrical characteristics through a highly efficient process in a method for fabricating an integrated circuit where an MOS transistor, a capacitive element having upper and lower electrodes and a resistive element exist mixedly.例文帳に追加

本発明は、ＭＯＳトランジスタと、上部電極および下部電極を有する容量素子や抵抗素子とが混在する集積回路の製造方法に関し、電気的特性に優れた受動素子を有する集積回路を効率の良いプロセスで得る。 - 特許庁

The electrode sections of the drain region and source region of n-type or p-type double gate MOS transistor structure are provided with each gate electrode by self-alignment (simultaneously positioned at one time of a lithography process).例文帳に追加

島状半導体結晶層内に形成されたＮ形またはＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域の電極部は各ゲート電極と自己整合（一回のリソグラフィー工程で同時に位置決めされること）で設ける。 - 特許庁

To provide a technology for properly controlling a threshold by adopting materials suitable for the gate electrode of each of MOS structures with different thresholds, and for preventing diffusion from the gate electrode to a channel region from being made remarkable without complicating a manufacturing process.例文帳に追加

製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。 - 特許庁

A MOS transistor is used as a muting transistor to thereby suppress voltage fluctuation of a muting transistor terminal when switching to a muting state in a built-in muting circuit since saturation voltage becomes large in the manufacturing process of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の製造プロセスで飽和電圧が大きくなり、内蔵のミューティング回路におけるミューティング状態に切り換え時にミューティングトランジスタ端子の電圧変動を、ミューティングトランジスタにＭＯＳトランジスタを用いることで抑える。 - 特許庁

To manufacture a high performance solid-state imaging apparatus by properly controlling the thickness of a reflection preventing film provided to a photodiode surface, and the thickness of a sidewall provided to a gate electrode side wall of an MOS transistor without increasing manufacturing process.例文帳に追加

製造工程を増加させることなく、フォトダイオード表面に設けられた反射防止膜の膜厚およびＭＯＳトランジスタのゲート電極側壁に設けられたサイドウォール厚を適正に制御して、高性能な固体撮像装置を作製する。 - 特許庁

In a pixel circuit formed in an MOS process in an organic EL display apparatus, a capacitor Cs is directly connected to the gate of a driving transistor T2 so as to decrease the effective gate voltage of the driving transistor T2 coupled to the gate capacitor.例文帳に追加

有機ＥＬ表示装置のＭＯＳプロセスで形成された画素回路において、駆動トランジスタＴ２のゲートに直列に容量Ｃｓを接続して、駆動トランジスタＴ２のゲート容量とのカップリングにより実効ゲート電位を低減させるようにしている。 - 特許庁

To promote alignment on the same chip as for a general integrated circuit manufactured in the manufacturing process for the CMOS in order to have a horizontal structure in addition to a high breakdown voltage, high output current, and fast working speed in a power MOS transistor.例文帳に追加

パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。 - 特許庁

When a spiral inductor 151 is formed on the wiring layer of an integrated circuit of silicon process, a polysilicon layer 13 for the gate of a MOS transistor is formed under the inductor 151 and between an SiO2 layer 12 of a field and the inductor 151.例文帳に追加

シリコンプロセス上の集積回路の配線層に、スパイラル形状によるインダクター１５１を形成する場合に、インダクター１５１の下層部に、ＭＯＳ型トランジスタのゲートに用いるポリシリコン層１３を、フィールドのＳｉＯ_2 層１２とインダクター１５１の間にも形成する。 - 特許庁

To provide a MOS semiconductor element which can be formed through a simple process without adding any mask and contains a diode that can suppress the leakage currents flowing through a static electricity diode between the emitter and the gate and is used for preventing static electricity between the gate and emitter.例文帳に追加

マスクを追加せずに簡単な工程で形成できて、エミッタとゲートとの間の静電気ダイオードを通じて流れる漏れ電流の発生を抑制できるゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子を提供すること。 - 特許庁

In the pixel circuit fabricated by using an MOS process, a transistor T2 is used as a constant current source to apply a constant current Io on an organic EL thin film 4 connected to a transistor T3 to allow the organic EL thin film to emit light while the transistor T3 is energized.例文帳に追加

ＭＯＳプロセスを用いて形成される画素回路において、トランジスタＴ２を定電流源とし、トランジスタＴ３に接続された有機ＥＬ薄膜４に対して、トランジスタＴ３の導通期間に、定電流Ｉｏを印加して有機ＥＬ薄膜を発光させる。 - 特許庁

To provide a manufacturing method of a semiconductor device having an asymmetric high withstand voltage transistor, to which a source and a channel are electrically connected without giving an influence to an ordinary withstand voltage MOS transistor and without particularly adding an exclusive process, and also to provide the semiconductor device.例文帳に追加

通常耐圧のＭＯＳトランジスタに影響を与えず、かつ専用工程を別段追加せずにソース部とチャネル部が電気的に接続される非対称高耐圧トランジスタを有する半導体装置の製造方法及び半導体装置を提供する。 - 特許庁

Heat treatment is performed at about 300-500°C for about 5-60 minutes in a hydrogen atmosphere diluted by hydrogen or nitrogen as first heat treatment, and a defect produced by the MOS transistor, an insulation film formation process or the like is restored.例文帳に追加

その後、第１の熱処理として水素、又は窒素等で希釈された水素雰囲気中にて、３００乃至５００℃程度の温度で、５乃至６０分間程度の熱処理し、ＭＯＳトランジスタ及び絶縁膜形成工程等によって生じる欠陥を回復する。 - 特許庁

In the Schottky diodes, the semiconductor area forming a Schottky interface is formed in the same process in which an N well area forming the channel region of a PMOS transistor or a P well area forming the channel region of an NMOS transistor is formed, and the metal area forming the Schottky interface is formed in the same process in which a silicide area forming the contact area of a MOS transistor is formed.例文帳に追加

ショットキーダイオードは、ショットキー界面を構成する半導体領域が、ＰＭＯＳトランジスタのチャネル領域を構成するＮウェル領域、または、ＮＭＯＳトランジスタのチャネル領域を構成するＰウェル領域と同一の過程で形成し、ショットキー界面を構成する金属領域はＭＯＳトランジスタのコンタクト領域を構成するシリサイド領域と同一の過程で形成する。 - 特許庁

In a process of forming the well region, a part of a part (silicon oxide film 51) which is formed in the formation scheduled region A2 of the MOS transistor 4 of the silicon oxide film 31 is removed by wet etching and after that, the first ion implantation is performed by using the silicon oxide film 31 as a mask.例文帳に追加

ウェル領域を形成する工程では、シリコン酸化膜３１のうちＭＯＳトランジスタ４の形成予定領域Ａ２に形成されている部分（シリコン酸化膜５１）の一部をウェットエッチングにより除去してから、シリコン酸化膜３１をマスクとして第１のイオン注入を行う。 - 特許庁

To increase a packing density and a yield by eliminating a contact aperture making process by photolithography and by preventing a device from being increased in by an alignment margin, in the manufacture of a MOS semiconductor by forming a drain and a source out of polysilicon.例文帳に追加

ポリシリコンを用いたＭＯＳ半導体装置において、ドレイン、ソースにポリシリコンを形成することを特徴とするＭＯＳ半導体装置の製造方法において、フォトリソグラフィによるコンタクト開口を無くし、目合わせマージンによる素子の増大化を防止し高集積化及び高歩留り化を図る。 - 特許庁

To solve the problem that a process for decreasing a leak current caused by an influence of defect in an implantation of a fluorine ion is required for a p-channel MOS transistor which suppresses diffusion of a boron ion to channel regions in a lateral direction by the fluorine ion to prevent an occurrence of a short channel effect.例文帳に追加

フッ素イオンによりボロンイオンのチャネル領域への横方向拡散を抑制して短チャネル効果の発生を防止するｐチャネル型ＭＯＳトランジスタには、フッ素イオン注入時の欠陥による影響起因のるリーク電流を減らすプロセスが必要となっている。 - 特許庁

To provide a manufacturing method of a semiconductor device which dispenses with a patterning process of a lanthanum oxide film, relating to the semiconductor device in which a high-K gate insulating film is constituted by laminating a high-K dielectric film and a lanthanum oxide film, in an n-channel MOS transistor.例文帳に追加

ｎチャネルＭＯＳトランジスタにおいてｈｉｇｈ−Ｋゲート絶縁膜をｈｉｇｈ−Ｋ誘電体膜と酸化ランタン膜の積層により構成した半導体装置において、酸化ランタン膜のパターニングプロセスを不要とする半導体装置の製造方法を提供する。 - 特許庁

To improve current characteristics or to prevent the current characteristics from degrading without making its manufacturing process more complex in a semiconductor device comprising a stress applying insulating film on the top surface of a gate electrode of a MOS type transistor element.例文帳に追加

ＭＯＳ型トランジスタ素子のゲート電極上面に応力印加用絶縁膜を備える半導体装置において、製造工程を複雑化させることなく電流特性の向上若しくは電流特性の悪化防止を図ることのできる半導体装置及びその製造方法を提供する。 - 特許庁

An N-type diffusion layer 8 of the protection element 1 and an N-type diffusion layer 19 of the MOS transistor 15 are formed in the same process, while a diffusion width W3 of the N-type diffusion layer 8 is larger than a diffusion width W4 of the N-type diffusion layer 19.例文帳に追加

そして、保護素子１を構成するＮ型の拡散層８とＭＯＳトランジスタ１５を構成するＮ型の拡散層１９を同一工程で形成するが、Ｎ型の拡散層８の拡散幅Ｗ３が、Ｎ型の拡散層１９の拡散幅Ｗ４よりも広くなる。 - 特許庁

The MOS transistor 33 can be incorporated into an IC as a unit with a CMOS inverter or the like which constitutes the inverting amplifier 32 in the normal transistor making process, and can be made into a single chip IC together with the RMSDC converter 34 comprising a semiconductor rectifier or the like.例文帳に追加

前記ＭＯＳトランジスタ３３は反転増幅器３２を構成するＣＭＯＳインバータ等と一体で通常のトランジスタ作成プロセスでＩＣ内に作込むことができ、半導体整流器等を備えて構成される前記ＲＭＳＤＣコンバータ３４と共に１チップＩＣすることができる。 - 特許庁

To improve an image processing speed, and realize concurrent operations in a screen, easiness in manufacturing process simultaneously with improvement in image quality, improvement of manufacturing yield, and suppression of current consumption for simultaneously driving all pixels or many pixels in a semiconductor module provided with a MOS solid-state imaging device.例文帳に追加

ＭＯＳ型固体撮像装置を備えた半導体モジュールにおいて、画像処理スピードの向上、画面内の同時性の実現、画質向上と同時に、製造プロセスの容易化、歩留り向上を図り、また全画素または多数画素を同時に駆動するときの消費電流の抑制を可能にする。 - 特許庁

To integrate a transverse IGBT which has a high withstand voltage, can be driven at a large current and has high latch up resistance and low ON resistance per unit area, and a transverse MOS transistor which has high withstand voltage and low ON resistance per unit area on the same substrate by the same process.例文帳に追加

高耐圧で、大電流での駆動が可能であり、かつラッチアップ耐量が高く、単位面積あたりのオン抵抗が低い横型ＩＧＢＴと、高耐圧で、単位面積あたりのオン抵抗が低い横型ＭＯＳトランジスタを、同一のプロセスにより同一基板上に集積すること。 - 特許庁

To provide a constant current source that is not restrained by a manufacturing process therefor, not affected by a variation in the threshold value of an MOS transistor and the temperature dependence, and can be jointly used with an ED type standard voltage source, and an amplifier circuit and a constant voltage circuit using the constant current source.例文帳に追加

製造プロセスの制約がなく、ＭＯＳトランジスタのしきい値のバラツキや温度依存性の影響を受けず、更にＥＤ型基準電圧源と共用することが可能な定電流源、並びにその定電流源を使用した増幅回路及び定電圧回路を得る。 - 特許庁

To solve such a problem that in a CMOS inverter, as the number of manufacturing process is increased, a manufacturing cost and a manufacturing time are increased, in a conventional NMOS inverter having constitution in which a gate of a MOS transistor of a pull-up side is connected to a power source Vdd, current consumption is increased owing to flow of a through current.例文帳に追加

ＣＭＯＳインバータでは、製造プロセスの工程数が多くなるため製造コストや製造時間が増大し、プルアップ側のＭＯＳトランジスタのゲートが電源Ｖｄｄに接続された構成の従来のＮＭＯＳインバータでは、貫通電流が流れるため消費電流が増加する。 - 特許庁

To provide a method of manufacturing a semiconductor device in which a MOS transistor element is formed on an SOI layer on an embedded oxide film, which is a method of manufacturing the semiconductor device in which pollution by heavy metal and the like caused by a manufacturing process is fully reduced and which has high reliability.例文帳に追加

埋め込み酸化膜上のＳＯＩ層にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法を提供する。 - 特許庁

In a semiconductor integrated circuit device which includes an inverter circuit composed of a pMOS transistor and an n MOS transistor Q2, the threshold voltage of the transistor Q2 is made lower than the threshold of the transistor Q1 by setting the dosage of implanted ions to the units of elements and executing a multi-Vth process.例文帳に追加

ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２で構成されるインバータ回路１を含む半導体集積回路装置において、注入イオンのドーズ量を素子単位に設定してマルチＶｔｈプロセスを実行することにより、トランジスタＱ２のしきい値電圧をトランジスタＱ１のしきい値電圧よりも低くする。 - 特許庁

To provide a MOS semiconductor device which is enhanced in withstand voltage and a method of manufacturing the same, in which a process through which an LDD(Lightly Doped Drain) side spacer is formed can be dispensed with, and high-melting metal material other than polysilicon can be used as a gate electrode material.例文帳に追加

耐圧性能の向上したＭＯＳ型半導体装置およびその製造方法を提供すること、ＬＤＤ（低濃度ドープドレイン）用サイドスペーサーを作成する工程を省略できる製造方法、及び、ゲート電極材料としてポリシリコン以外の高融点金属材料が使用可能な製造方法を提供する。 - 特許庁

The semiconductor device is composed so that each of a plurality of MOS transistors is a normally-off type and has a prescribed threshold in a gate length equal to a minimum dimension allowed by a manufacturing process, and also, has characteristics in which an absolute value of the threshold becomes smaller as the gate length becomes larger compared with the minimum dimension.例文帳に追加

本発明の半導体装置において、複数のＭＯＳトランジスタはノーマリーオフ型のもので、製造プロセスが許容する最小寸法に等しいゲート長において所定の閾値を有し、最小寸法に比較してゲート長が大きくなるにつれて閾値の絶対値が小さくなる特性を有する。 - 特許庁

The bonding pad 105 is positioned in such a way that the wiring 107 can be bonded to the pad 105 in a state where the semiconductor integrated circuit device is mounted on a package, such as the CSP, etc., and the transistor 104 is manufactured together with MOS transistors forming the other internal circuits of the device in the same process.例文帳に追加

ボンディングパッド１０５は、半導体集積回路デバイスがＣＳＰ等のパッケージに実装された状態で、ボンディングを行うことが可能位置に配置され、ＭＯＳトランジスタ１０４は、半導体集積回路デバイスの他の内部回路を形成するＭＯＳトランジスタと同一の工程で生成されている。 - 特許庁

When a metal wiring layer connected with a gate layer is formed above the gate layer in order to transmit an electric signal to the gate layer of a MOS transistor formed in a functional circuit region adjacent to the cell formation region of an SRAM memory cell, the metal wiring layer is arranged in a layer different from a wordline layer formed above the gate layer at a metal damascene process using a second metal damascene process.例文帳に追加

ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。 - 特許庁

During the process of source/drain region formation after the formation of a well region and a gate electrode for the construction of this MOS transistor, Ge or Si ions are first implanted for making amorphous the source/drain forming regions, and then two or more species of impurity ions different in mass number but the same in conductivity type are successively implanted into the regions by using the ion implantation method.例文帳に追加

ＭＯＳ型トランジスタの形成において、ウェル領域、ゲート電極を形成した後、ソース・ドレイン領域を形成する際、Ｇｅ又はＳｉをイオン注入してアモルファス化した後、連続して質量数の異なる２種類以上のイオン種で且つ同じ導電型の不純物をイオン注入法により注入することを特徴とする。 - 特許庁

In an output circuit part (amplifier block 25) of the signal line drive circuit, the video signal voltage to be outputted to a signal line SIG is considered as a video signal of minute amplitude (for example, amplitude about 0.7V) suitable for the pixel circuit formed by the MOS process by reducing analog video signal voltage by capacity coupling (C1 and Csig).例文帳に追加

信号線駆動回路の出力回路部（アンプブロック２５）で、容量カップリング（Ｃ１とＣｓｉｇ）によりアナログ映像信号電圧を低減させることで、信号線ＳＩＧに出力する映像信号電圧を、ＭＯＳプロセスで形成された画素回路に適切な微小振幅（例えば０．７Ｖ程度の振幅）の映像信号とする。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process.例文帳に追加

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

To provide a contact structure that has a structural, functional feature to overcome restrictions and/or problems attendant on a usual contact and is easily integrated into an integrated circuit, by a method wherein the contact structure is improved in integration properties to an integrated electronic device equipped with electronic elements formed through a MOS process or the like.例文帳に追加

ＭＯＳプロセス等によって形成された電子素子を備え、集積電子素子への集積可能性を高めることによって、強誘電性素子のための従来形のコンタクトに伴う制約および／または問題点を克服するような構造上および機能的な特徴を有する集積回路に容易に集積できるコンタクトを提供することにある。 - 特許庁

A MOS gate device manufacturing process includes a first mask 30 for continuously forming a cell body 50 and a source region 51 in the cell body 50, and a second mask for forming a center opening in the silicon surface of each cell by silicon etching and consecutively for undercutting an oxide 60 surrounding the center opening.例文帳に追加

ＭＯＳゲートデバイス製造プロセスであって、該プロセスは、セルボディ５０とセルボディ５０中のソース領域５１を連続して形成するための第１のマスク３０を有し、シリコンエッチにより各セルのシリコン表面に中央開口部８０、８１を形成し続いて中央開口部８０、８１を囲む酸化物６０をアンダーカットするための第２のマスク工程を有する。 - 特許庁

To provide a CMOS imaging element capable of obviating the need of change of a processing content associated with image inversion in a signal processing section outside the CMOS imaging element when executing a process equivalent to an image inversion process by changing a read order of pixel signals from respective pixels, in a MOS imaging element arranged at a tip or the like of an endoscope insertion part for photographing an endoscope image, and to provide an endoscope device including the same.例文帳に追加

内視鏡画像を撮影するために内視鏡挿入部の先端等に配置されるＣＭＯＳ撮像素子において、各画素からの画素信号の読み出し順序を変更することによって画像反転処理に相当する処理を実行する場合に、ＣＭＯＳ撮像素子外部の信号処理部における画像反転に伴う処理内容の変更を不要にすることができるＣＭＯＳ撮像素子及び該ＣＭＯＳ撮像素子を備えた内視鏡装置を提供する。 - 特許庁

To provide a method for manufacturing a semiconductor device which can reliably manufacture a resistance element with a resistance value easily controlled at a low temperature coefficient, a capacity element which has a large capacity value per unit area, thereby reducing an occupied area, and has a small voltage dependency, and a MOS type semiconductor element on a same semiconductor substrate, and can be attempted to reduce a manufacturing process.例文帳に追加

同一の半導体基板に、温度係数が低くて抵抗値の制御が容易な抵抗素子と、単位面積当たりの容量値が大きくて占有面積を縮小でき、かつ電圧依存性の小さい容量素子と、ＭＯＳ型半導体素子とを高信頼性に製造でき、かつ製造工程の短縮を計ることができる半導体装置の製造方法を提供すること。 - 特許庁