「ONE-BIT」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

When the transfer instruction bit 59 is one, DMA transfer of the image data from the image memory is carried out, while DMA transfer of the blank data stored in a ROM in an input/output DMA controller is carried out when the bit is zero.例文帳に追加

転送指示ビット５９が「０」のときは画像メモリから画像データをＤＭＡ転送し、「０」のときは入出力ＤＭＡコントローラのＲＯＭに記憶されている白データをＤＭＡ転送する。 - 特許庁

To provide a technical means simply and automatically measuring an edge line of a one-flute straight bit without stopping a machine and with the bit rotating in a machining process of a wood and a wooden material by a CNC (computer numerical control) router.例文帳に追加

ＣＮＣルータによる木材および木質材料の加工工程において，１枚刃ストレートビットの刃先線を，機械を止めることなくビットを回転させたまま簡便に自動計測する技術手段を得る。 - 特許庁

A predetermined bit pattern recorded in a magnetic disk is composed of a first pattern of a cycle N (N is an even number) including eight magnetization reversals within one cycle and a second pattern subjected to magnetization reversal in each N/2 bit.例文帳に追加

前記磁気ディスクに記録された所定のビットパターンは、１周期内に８個の磁化反転を含む周期Ｎ（Ｎは偶数）の第１のパターンと、Ｎ／２ビット毎に磁化反転する第２のパターンとから構成される。 - 特許庁

Each operation module 9 is constituted of shifting n1 parallel computing elements each of which is formed by n1 one-bit operation cells in each bit.例文帳に追加

このｙ個の演算モジュールの各々は、ｎ１個の１ビット演算セルにてそれぞれ形成されるｎ１段の並列演算器を１ビットずつシフトさせて配置して構成され。 - 特許庁

The data is basically compressed by a bit map system, in which one bit map compressed data contains more figures and presence/absence of a figure is not used as layout information, but rather the kinds of repeated figures are used.例文帳に追加

ビットマップ方式でデータ圧縮を行うことを基本としており、一つのビットマップ圧縮データの中により多くの形状を含め、配置情報として図形の有り無しではなく、繰り返し図形の種類を使用している。 - 特許庁

A bit counter 61 repeats counting bits while being reset at each period that is the number of prescribed bits configuring one frame, and assigns a bit count to bits configuring each frame.例文帳に追加

ビットカウンタ６１は１つのフレームを構成する所定のビット数を１周期としてリセットされながら計数を繰り返し、各フレームを構成するビットにビットカウンタ値を割り付ける。 - 特許庁

A transmitter 10 transmits measuring data D1 of one frame for measuring a communication speed at a receiving side, which includes a start bit to be attached to the front of data and a stop bit to be attached to the end of the data.例文帳に追加

送信装置１０は、データの先頭に付加されるスタートビット及びデータの最後に付加されるストップビットを含み、受信側で通信速度を測定するための１フレームの測定用データＤ１を送信する。 - 特許庁

When displaying a gradation in n bits (n: integer), each bit of the gradation represented by binary digits is divided into three bit group, and one frame is divided into two sub-frame groups.例文帳に追加

ｎビット（ｎは整数）で階調を表現する場合、２進数で表示される階調の各ビットを３個のビット群に分け、１フレームを２個のサブフレーム群に分割する。 - 特許庁

An upper address bit area c indicating an upper address and a lower address bit area d indicating a lower address are placed to one cell 1 on each of a first division flag 22 to a fourth division flag 25.例文帳に追加

セル１のアドレスを表示する第一分割フラグ２２〜第四分割フラグ２５の各々に、１つのセル１に対して上位アドレスを示す上位ビットエリアｃと下位アドレスを示す下位ビットエリアｄとを設ける。 - 特許庁

Then, a remaining data rate Rst (bit/sec) is calculated in accordance with a difference between Rmax and Rmv, and a data amount Vst (bit) per one screen of still image data is calculated.例文帳に追加

そして、ＲｍａｘとＲｍｖとの差分により、残りのデータレートＲｓｔ（ビット／秒）を算出して、静止画像データの１画面当たりのデータ量Ｖｓｔ（ビット）を算出する。 - 特許庁

The (i)-th color component gamma correcting circuit generates (j)-bit converted gradation data so that one of the 2^j kinds of reference voltages to which the (ki)-bit gradation data are allocated is a data voltage.例文帳に追加

第ｉの色成分用ガンマ補正回路が、ｋｉビットの階調データが割り当てられた前記２^ｊ種類の基準電圧のいずれかがデータ電圧となるように、ｊビットの前記変換後階調データを生成する。 - 特許庁

By pre-charging the bit lines to the negative power source voltage (GND), the gate of one of the compare/transfer NFETs (134 or 136) is driven above VDD when a bit line transitions from a low value to a high value.例文帳に追加

ビット線を負の電源電圧(GND)まで事前充電することにより、ビット線が「低」の値から「高」の値に遷移する場合、比較・転送NFET(134又は136)の一方のゲートがVDDを超えて駆動される。 - 特許庁

One kind of image data consisting of plural objects, which are the data to be ED-processed, is developed to an ED bit map (S105) and bit map development is executed in a pattern plane corresponding to each object attribute and its superimposing state (S108).例文帳に追加

複数のオブジェクトからなる画像データのうち、ＥＤ処理対象となるものをＥＤ用ビットマップに展開し(S105)、各オブジェクト属性及びその重なり状況に応じたパターンプレーンにビットマップ展開する(S108)。 - 特許庁

The mobile communication terminal 2 detects the transmitted TPC bit pattern and confirms whether the TPC bit pattern can be decoded with a higher precision than a certain one into the TPC pattern having been reported from the base station 1 in advance.例文帳に追加

移動通信端末２は、送信されてきたＴＰＣビットパターンを検知し、事前に基地局１から通知されたＴＰＣパターンに一定の精度以上で復号できるかどうか確認する。 - 特許庁

This invention discloses the bit value examining method for the bit error location measurement that decides at least one error location in a digital data stream to identify data around the error.例文帳に追加

デジタルデータストリームの少なくとも１のエラー位置を決定し、エラーの周囲のデータを識別するビットエラー位置測定法のビット値検査法を開示する。 - 特許庁

To provide a program method of a flash memory device provided with first and second bit lines to which a plurality of memory cells for storing multi-bit data indicating one of a plurality of states are connected.例文帳に追加

複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルが接続された第１及び第２ビットラインを具備したフラッシュメモリ装置のプログラム方法が提供される。 - 特許庁

A transmitter 30 continuously transmits five times of a transmission cycle for alternately transmitting data at a bit rate of 20 [kbps] and a bit rate of 1 [kbps] in one time transmission operation regardless of a state of a vehicle 10.例文帳に追加

送信機３０は、車両１０の状態に拘わらず、１回の送信動作において２０〔ｋｂｐｓ〕のビットレートと１〔ｋｂｐｓ〕のビットレートとで交互に送信データを送信する送信サイクルを５回連続して送信している。 - 特許庁

The communication device on the reception side receives, as valid data, either one bit data after a second bit among the data group having the same data of at least continuous two bits of the received data.例文帳に追加

受信側の通信装置は、受信したデータの少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信する。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

The steering and bit lines of one of their segments are connected at a time to respective global steering and bit lines.例文帳に追加

１つの実施形態では、セグメントのうちの１つのステアリングラインとビットラインは、それぞれのグローバルなステアリングラインとビットラインと一度に接続される。 - 特許庁

A twin cell unit (MU) is constituted of two DRAM cells (MCa, MCb) by leaving a space of one row between them in the direction of row, and pairs of bit lines are constituted by bit lines arranged every other column and coupled to sense amplifier circuits (3R0, 3R2, 3L1, 3L3).例文帳に追加

ツインセルユニット（ＭＵ）を、行方向において１行間をおいた２個のＤＲＡＭセル（ＭＣａ，ＭＣｂ）で構成し、かつ１列おきのビット線によりビット線対を構成してセンスアンプ回路（３Ｒ０，３Ｒ２，３Ｌ１，３Ｌ３）に結合する。 - 特許庁

Thus, an error of one bit can be corrected in the high-order 4 bits of the Y signal having a large influence, and while utilizing effectively an unused low-order bit, the Y signal can be protected from an error.例文帳に追加

このようにすることで、影響の大きいＹ信号の上位４ビットに対する１ビットの誤り訂正が可能となり、使用していない下位ビットを有効に活用しながらＹ信号のエラー保護が実現される。 - 特許庁

An n-bit comparison circuit is provided with: n-1 one-bit comparison circuits 10 (=10-2 to 10-n) in which cascade connection is performed; a latch circuit 20; and a selection circuit 30.例文帳に追加

ｎbit比較回路は、縦続接続された（ｎ−１）個の１bit比較回路１０（＝１０−２〜１０−ｎ）と、ラッチ回路２０と、選択回路３０とを有している。 - 特許庁

The device is provided with a memory cell M, bit lines BL connected to one end of the memory cells M, and a data circuit 11 connected to the bit lines BL to temporarily store program data for the memory cells M.例文帳に追加

メモリセルＭと、メモリセルＭの一端に接続されるビット線ＢＬと、ビット線ＢＬに接続され、メモリセルＭへのプログラムデータを一時的に記憶するデータ回路１１と、を具備する。 - 特許庁

The post-processing is performed to the digital bit that is converted by an analog-digital converter and one or more additional bits of resolution are given to the post-processed digital bit.例文帳に追加

アナログ・デジタル変換器によって変換されたデジタルビットを後処理して分解能の１つ又はそれ以上の付加的なビットを与える。 - 特許庁

The current drivers 50, 55 are arranged on respective one-ends of corresponding writing bit lines BWL1, WBL2 and the other ends of the writing bit lines WBL1, WBL2 are directly connected to a common line PL.例文帳に追加

電流ドライバ５０，５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２の一端に配置され、書込ビット線ＷＢＬ１，ＷＢＬ２の他端は、共通線ＰＬに直接接続される。 - 特許庁

These openings are filled with one or more conductors to form the contact with the diffused part such as bit line contact or the like corresponding to the line interconnection of the bit line or the like.例文帳に追加

これらの開口は、１つ以上の導電体により充填されて、ビットラインなどのライン相互結線に対応する、例えばビットライン・コンタクトなどの拡散部へのコンタクトを形成する。 - 特許庁

A pair of bit lines BL, /BL is divided for each of, for example, 16 memory cells MCi (i=0-15), and one column is composed for each pair of divided bit lines BBL, /BBL.例文帳に追加

ビット線対ＢＬ、／ＢＬは、たとえば１６個のメモリセルＭＣｉ（ｉ＝０〜１５）毎に分割されており、この分割された分割ビット線対ＢＢＬ、／ＢＢＬ毎に１カラムを構成している。 - 特許庁

First-Nth F bit discrimination circuits each corresponding to each of frame synchronizing bits (n) in one frame compare the phases of synchronizing bits outputted from a frame synchronizing bit generating circuit 103 to detect the synchronizing bits.例文帳に追加

１フレーム内のフレーム同期ビットｎに各々に対応する第１〜第ｎのＦビット判定回路において、回路103から出力される同期ビットの位相で比較し同期ビットの検出を行う。 - 特許庁

The downlink transmission data generating part 14 stores or updates a TPC bit value, its adjacent reception SIR amplification and reception SIR deamplification by one time for each time slot and extracts and stores a TPC bit estimation value according to those values.例文帳に追加

下り送信データ生成部１４はタイムスロット毎に一回、ＴＰＣビット値と、その近隣の受信ＳＩＲ増幅と受信ＳＩＲ減幅とを記憶または更新し、それらの値によってＴＰＣビット推定値を引き出して保存する。 - 特許庁

When gradation is expressed with an n (n is an integer) bit, bits each of which is shown by a binary of the gray scales are divided into three bit groups, and one frame is divided into two subframe groups.例文帳に追加

ｎビット（ｎは整数）で階調を表現する場合、２進数で表示される階調の各ビットを３個のビット群に分け、１フレームを２個のサブフレーム群に分割する。 - 特許庁

When a bit rate is infinitely allocated to an image in response to the quality of the image on the basis of variable bit rate control, it is not recognized how many hours of moving pictures can be stored on one disk acting like a storage medium.例文帳に追加

可変ビットレート制御に基づき，画像の質に応じて無制限にビットレートを割り当てると，記憶媒体としての１枚のディスクに何時間分の動画像が記憶できるかが分からない。 - 特許庁

In the case of assembling, one bit of the multi-frame synchronous pattern 11 is inserted to a CS indication bit 4 of each ATM cell 12, in the case of reassembling, a bit pattern extracted from the CS indication bit 4 of each ATM cell is compared with the multi-frame synchronous pattern 11, and when the both are noncoincident, an alarm is raised.例文帳に追加

アセンブリ時には、各ＡＴＭセル１２のＣＳ表示ビット４にマルチフレーム同期パタン１１の１ビットを挿入することとし、リアセンブリ時には、各ＡＴＭセルのＣＳ表示ビット４から抽出したビットパタンとマルチフレーム同期パタン１１とを比較し、両者が不一致の場合にはアラームで報知する。 - 特許庁

In the vicinity of the wave which is to be displayed, the waveform display unit is provided with a bit-value display means for displaying the data values of the frame in one bit value, bit by bit, and a region display means for displaying a region, by discriminating a region where the wave contained in the frame is displayed from a region where the wave contained in the frame is not displayed.例文帳に追加

本装置は、表示される波形の近傍に、表示されるフレームのデータ値を１ビットずつビット値で表示するビット値表示手段と、フレームに含まれる波形が表示される領域とフレームに含まれる波形が表示されない領域とを区別して表示する領域表示手段とを設けたことを特徴とするものである。 - 特許庁

At a receiving side device, a flag detection portion 1-5 detects a flag bit string from the received signal by the flag bit timing signal with a period of one clock and notifies the frame reception status to a data extraction portion 1-6, and the data extraction portion 1-6 extracts the data bit from the received signal by the data bit timing signal with a period of two clocks.例文帳に追加

受信側装置では、フラグ検出部１−５は、１クロック周期のフラグビットタイミング信号で受信信号からフラグビット配列を検出し、データ抽出部１−６にフレーム受信状態を通知し、データ抽出部１−６は、２クロック周期のデータビットタイミング信号で受信信号からデータビットを抽出する。 - 特許庁

Further, the controller part 9 comprises: a bit rate controller part 91 for controlling a bit rate in encoding of the encoder part 3 in any one of two or more recording modes with different bit rates; a bit rate changeover controller part 92 which selects this video recording mode and controls timing to change it over; and a data table 93 for recording a control data of the video recording mode.例文帳に追加

また、制御部９は、符号化部３の符号化の際のビットレートを、ビットレートが異なる複数の録画モードのうちのいずれかで制御するビットレート制御部９１と、この録画モードを選択し、切り替えるタイミングを制御するビットレート切替制御部９２と、録画モードの制御データを記録するデータテーブル９３を備える。 - 特許庁

The selected trigger position can be moved forward or backward along the serial bit stream by one or more serial bit positions at a time in order to examine the entirety of the fixed pattern length serial bit stream, with or without regard to actual bit sequences occurring in the serial stream.例文帳に追加

シリアル・ストリームに生じる実際のビット・シーケンスに関連するかしないかにかかわらず、固定パターン長シリアル・ビット・ストリームの全体を試験するために、一度に１つ以上のシリアル・ビット位置だけ、シリアル・ビット・ストリームに沿って、選択されたトリガ位置を前方又は後方に移動できる。 - 特許庁

The final-stage selector inputs a bit output one stage before, the final-stage corresponding bit signal of parallel data from a serial output buffer resistor 4, and the first-stage bit output of a serial input shift resistor 2, and selects the output of the first-stage bit output of the serial input shift resistor 2 in conformation to a test signal.例文帳に追加

終段セレクタは、１段前のビット出力と、シリアル出力バッファレジスタ４からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ２の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択する。 - 特許庁

Received printing data is developed to store bit map data in a page memory and, at each time when the bit map data corresponding to one page is written in the page memory, the bit map data is not only transferred to a printing engine to be printed but also compressed to be written in a hard disk as compressed bit map data.例文帳に追加

受信した印刷データを展開してビットマップデータをページメモリに記憶させ、ページメモリに１ページ分のビットマップデータが書き込まれる毎に、ビットマップデータをプリンタエンジンに転送して印刷させると共に、ビットマップデータを圧縮したビットマップ圧縮データをハードディスクに書き込む。 - 特許庁

The memory blocks 2 are formed by laminating memory cell arrays MA including a plurality of bit lines BL, a plurality of word lines WL formed to cross the plurality of bit lines BL, and memory cells MC each arranged on a crossing point of the bit line and word line with one end connected to the bit line and the other end connected to the word line.例文帳に追加

メモリブロック２は、複数のビット線ＢＬ、複数のビット線ＢＬと交差するように形成された複数のワード線ＷＬ、ビット線ＢＬとワード線ＷＬとの各交差部に配置され、一端がビット線ＢＬに他端がワード線ＷＬにそれぞれ接続されたメモリセルＭＣを含むメモリセルアレイＭＡが積層されて構成されている。 - 特許庁

A method and a circuit for normalizing a noise source providing an initial bit flow conditions the state of an output bit to the respective states of the bits of the initial flow examined by words of identical lengths and further conditions the state of a current output bit to the state of at least one previous output bit upon occurrence of a word of bits of identical states.例文帳に追加

初期ビットフローを提供するノイズ源を正規化する方法及び回路は、出力ビットの状態を、同じ長さのワードにより検査される初期フローのビットの対応する状態に条件づけ、同じ状態のビットのワードが発生すると、現在の出力ビットの状態を少なくとも１先行出力ビットの状態に条件づける。 - 特許庁

Two kinds of disk bits are arranged at the cutter head drum so as to have different cutting lines with the different directions of the support shafts and the different positions of disk blade edges to constitute the cutter head with one disk bit formed as an undercutting disk bit for separating and cutting a rock bed and with the other disk bit formed as a scraper disk bit for compression-crushing the rock bed.例文帳に追加

このディスクビットをカッタヘッドドラムに支持軸の方向、ディスク刃先の位置を相違させた異なった切削ラインを有するように２種配置し、一方を岩盤を剥離切削するアンダーカット用ディスクビットとし、他方を岩盤を圧縮破砕するスクレーパ用ディスクビットとしたカッタヘッドを構成する。 - 特許庁

The ferroelectric memory device is provided with; first and second bit lines to which a plurality of memory cells are connected; a sense amplifier connected to the first and the second bit lines; and a switch which disconnects at least one of the first and the second bit lines from the sense amplifier when the first and the second bit lines are in a short circuit state.例文帳に追加

複数のメモリセルが接続された第１のビット線及び第２のビット線と、第１のビット線及び第２のビット線に接続されたセンスアンプと、第１のビット線と第２のビット線が短絡状態にあるときに、第１のビット線及び第２のビット線の少なくとも一方をセンスアンプから切り離すスイッチと、を備えたことを特徴とする強誘電体メモリ装置。 - 特許庁

In addition, in the case of judging that there are few orthogonal conversion factors having the values in the most significant bit plane and judging that there are substantially few orthogonal conversion factors having the values in the most significant bit plane, the absolute values of the orthogonal conversion factors having the values in the most significant bit plane are made small by one most significant bit and the coding for the prescribed number of planes is performed.例文帳に追加

また、最上位のビットプレーンに値を持つ直交変換係数が少ないことを判断したり、最上位のビットプレーンに値を持つ直交変換係数が実質的に少ないことを判断する場合には、最上位のビットプレーンに値を持つ直交変換係数の絶対値を最上位１ビット分だけ小さくして、その規定のプレーン数分の符号化を行うようにする。 - 特許庁