「address buffer」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

An instruction execution part 12 reads/decodes/executes the instruction and data from the look-ahead buffer 22 based on an address counter 14.例文帳に追加

命令実行部１２はアドレスカウンタ１４に基づいて先読みバッファ２２から命令及びデータを読み出し解読し実行する。 - 特許庁

To provide a column address buffer device in which the column access time in an element such as a synchronous semiconductor memory can be shortened.例文帳に追加

同期式半導体メモリ等の素子におけるカラムアクセス時間を短縮することのできるカラムアドレスバッファ装置を提供する。 - 特許庁

When a hit is made in the buffer 1, i.e., when the data of the corresponding address exist, the data are outputted as load data.例文帳に追加

ストアバッファ１でヒットした場合、即ち該当するアドレスのデータが存在した場合には、そのデータをロードデータとして出力する。 - 特許庁

To operate buffering without any rotation waiting time, and to transfer data to external host equipment without complicating the address control of a read buffer.例文帳に追加

回転待ち時間無しに、バッファリングを行い、リードバッファのアドレス管理を複雑にせずに、外部ホスト機器へへデータを転送する。 - 特許庁

To shorten an access time largely by increasing transfer speed of an address signal in a buffer circuit provided in a SRAM macro-cell.例文帳に追加

ＳＲＡＭマクロセルに設けられたバッファ回路におけるアドレス信号の転送を高速化し、アクセス時間を大幅に短縮する。 - 特許庁

The data readout unit 20 reads out the corresponding data in the delay buffer 30, according to the sent detected maximum peak address.例文帳に追加

データ読み出し部２０は、送られてきた検出された最大ピークアドレスに応じてディレイバッファ３０の対応するデータを読み出す。 - 特許庁

The device 111 modifies the packet and writes the modified packet in the write buffer 103, in accordance with to the packet write address.例文帳に追加

パケット改変装置１１１は、パケットを改変し、改変したパケットをパケット書き込みアドレスに従ってライトバッファ１０３に書き込む。 - 特許庁

Simultaneously, a plurality of mode registers 21 to 24 are provided, setting information is supplied to them through the address buffer 18.例文帳に追加

それと共に、複数のモードレジスタ２１〜２４が設けられ、これらにアドレスバッファ１８を通じて設定情報が供給される。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

This address buffer of a flash memory is provided with a buffer section buffering an external address, a code storing section storing a code selecting a memory sector of a flash memory, and a setting section outputting internal addresses IA17 and IA18 selecting a memory sector by a code outputted from the code storing section and by a sector selecting address in the external address.例文帳に追加

本発明に係るフラッシュメモリのアドレスバッファは、外部アドレスをバッファリングするバッファ部と、フラッシュメモリのメモリセクタを選択するコードを記憶するコード記憶部と、コード記憶部から出力されるコードと前記外部アドレス中のセクタ選択アドレスによってメモリセクタを選択する内部アドレスＩＡ１７及びＩＡ１８を出力する設定部とを備えることを特徴とする。 - 特許庁

An address matching preceding write request detection processing part 23 checks whether or not any address matching preceding write request for a request input from the outside exists at the input side of an input buffer 21, and registers address matching information 22 showing whether or not any address matching preceding write request exists by associating it with the request registered in the input buffer 21.例文帳に追加

アドレス一致先行ライトリクエスト検出処理部２３は、入力バッファ２１の入力側において、外部から入力されるリクエストに対するアドレス一致先行ライトリクエストが存在するか否かを調べ、入力バッファ２１に登録された上記リクエストに対応付けて、アドレス一致先行ライトリクエストが存在するか否かを示すアドレス一致情報２２を登録する。 - 特許庁

The line buffer memory 24 adds an address to pixel data in the order of receiving as an increment, and the line buffer memory 25 adds the address to the pixel data on the contrary, and transmits the pixel data to the pulse forming part 201 by the reverse order to the case when the polygon mirror 103 is normally rotated.例文帳に追加

ラインバッファメモリ２４は、受信した順に画素データにアドレスをインクリメントして付し、ラインバッファメモリ２５は、逆に画素データに対してアドレスを付し、ポリゴンミラー１０３が正回転している場合とは逆の順番で画素データをパルス生成部２０１に送信する。 - 特許庁

A FUSEDATA signal indicating data held by a data node N21 of one side of a column separation data holding circuit 19 and a column address pre-decode signal generated by an address counter in the inside of an address buffer 8 are input to a decoder circuit DEC1.例文帳に追加

カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持するデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタが生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。 - 特許庁

Therefore, the image data in the same address of a layer below it are read out, it is checked whether or not there is a mask bit in the specified column address of a mask bit buffer 222 and when the mask bit is written, the data in the column address are not read out.例文帳に追加

従って、その下層のレイヤーの同じアドレスの画像データを読み出す際、マスクビットバッファ２２２の所定の列アドレスのマスクビットの有無を調べ、マスクビットが既に書き込まれていれば、その列アドレスのデータを読み出さないように構成している。 - 特許庁

The control part 6 inputs the mail addresses stored in the address buffer 3-1 into an address input position of a mail, according to the address attributes To, CC, BCC, when the mail is indicated to be prepared by the user, so as to transit to mail preparation processing.例文帳に追加

また、制御部６は、ユーザによりメール作成が指示されると、宛先バッファ３−１に格納されたメールアドレスを、その宛先属性Ｔｏ、ＣＣ、ＢＣＣに従ってメールの宛先入力位置に入力してメール作成処理へ移行する。 - 特許庁

Then, based on the address of the sector currently read by the PU head 2 and the amount of data stored in the buffer RAM 6, the control unit 10 calculates an address of a sector currently decoded by a reproducing part 7 as an address of a currently reproduced sector.例文帳に追加

そして、制御部１０は、ＰＵヘッド２において読取中のセクタのアドレスと、バッファＲＡＭ６に格納されているデータ量と、に基づいて、再生部７においてデコード中のセクタのアドレスを、再生中のセクタのアドレスとして算出する。 - 特許庁

In addition, the flash memory device further includes control means for mapping an address of the flash memory from a host so as to divide structure of the buffer memory into the main region and the spare region and for controlling the flash memory and the buffer memory so as to store data of the buffer memory into the flash memory or so as to store data of the flash memory into the buffer memory.例文帳に追加

また、フラッシュメモリ装置は、バッファメモリの構造がメイン領域とスペア領域とに分離されるように、ホストから印加されたアドレスをマッピングし、そしてバッファメモリのデータがフラッシュメモリに貯蔵されるように又はフラッシュメモリのデータがバッファメモリに貯蔵されるようにフラッシュメモリとバッファメモリとを制御する手段を含む。 - 特許庁

A recording device has a means for restoring a buffer management address, and a means for transferring null data to a recording head, and is constituted such that not only a column trigger but also a latch trigger can be used as a buffer read timing.例文帳に追加

バッファ管理アドレスを復元する手段および記録ヘッドにヌルデータを転送できる手段を有することで、カラムトリガだけでなくラッチトリガもバッファリードタイミングとして使用できるように構成する。 - 特許庁

When a transfer interruption instruction from a low-order device 200 is canceled, a buffer validity circuit 32 reports the number of pieces of data, which are stored in the data buffer 38 up to the moment, to a read address updating circuit 33.例文帳に追加

下位装置２００からの転送中断指示が解除されると、バッファ有効回路３２はそれまでにデータバッファ３８に蓄えられたデータ数をリードアドレス更新回路３３に通知する。 - 特許庁

The end of the each e-mail address is acquired therein, ones ended by jp are distributed to the buffer exclusive to domestic destination, and the others not ended by jp are distributed to the buffer exclusive to over-sea destination, in their copying destination.例文帳に追加

この際、ｅ−ｍａｉｌアドレスの末尾を取得し、ｊｐで終わるものは、国内向けの専用バッファに、ｊｐで終わらないものは、海外向けの専用バッファにコピー先を振り分ける。 - 特許庁

When CRC error is detected in a data set read from the buffer at the time of data recording or reproduction, the content of the data set and an address on the buffer are stored in a nonvolatile storage medium.例文帳に追加

データの記録時または再生時にバッファから読み出したデータ・セットからＣＲＣエラーが検出されたときは、当該データ・セットの内容とバッファ上でのアドレスを不揮発性の記憶媒体に記録する。 - 特許庁

The method for programming the memory system comprises that data of a page are loaded on a page buffer of the NAND flash memory, an address for specifying the page is input, and the data being loaded on the page buffer are programmed.例文帳に追加

メモリシステムのプログラム方法は、ＮＡＮＤフラッシュメモリのページバッファにページのデータをロードし、前記ページを指定するアドレスが入力され、前記ページバッファにロードされているデータをプログラムする。 - 特許庁

The data of any of a control bus 36, an address bus 37 and a data bus 38 are alternately stored in two trace buffer memories A and B, and data are also alternately outputted from the two trace buffer memories A and B.例文帳に追加

２つのトレースバッファメモリＡ，Ｂに対して制御バス３６，アドレスバス３６，データバス３８の何れかのデータを交互に格納するとともに、２つのトレースバッファメモリＡ，Ｂからデータを交互に出力する。 - 特許庁

Then the DMA control circuit 12 divides data to be transferred by the number of buffer memories 16 to 18 and outputs the start address of the divided data to respective buffer memory control circuits 13 to 15.例文帳に追加

設定終了後、ＤＭＡ制御回路１２は転送するデータをバッファメモリ１６〜１８の数量だけ分割し、分割したデータのスタートアドレスを各バッファメモリ制御回路１３〜１５に出力する。 - 特許庁

When a state in which buffer underrun occurs in a buffer memory 13 at an address An during recording operation is brought on, the recording data of An (Sn) are recorded in an optical disk and recording is interrupted at An+1 (Sn+1) and afterward.例文帳に追加

記録動作中にアドレスＡnにて、バッファメモリ１３にバッファアンダーランが発生する状態になったとすると、Ａn（Ｓn）の記録データは光ディスクに記録され、Ａn+1（Ｓn+1）からは記録が中断される。 - 特許庁

The buffer assigning data BN is stored in a control register allocated to a specified address and rewritten softwarewisely by the master processor.例文帳に追加

バッファ指定データＢＮは、特定アドレスに割り付けられた制御レジスタに格納されて、親プロセッサによってソフトウェア的に書換えられる。 - 特許庁

Next, data of the desired address in the buffer RAM 2 are rewritten to new data and written in the flash ROM 4 by gathering them by one block.例文帳に追加

次に、バッファＲＡＭ２内の目的アドレスのデータを新しいデータに書き換え、１ブロック分をまとめてフラッシュＲＯＭ４に書き込む。 - 特許庁

Also, a read start address from the buffer 46 is a data start position decided by SUBC from an SUBC separation circuit 18.例文帳に追加

なお、バッファ４６からの読み出し開始アドレスはＳＵＢＣ分離回路１８からのＳＵＢＣによって決定したデータスタート位置からとする。 - 特許庁

When having determined that the packet can be abolished, a data abolishment part 106 produces randomly an address of the data buffer 103.例文帳に追加

パケットが廃棄可能であることが判定された場合、データ廃棄部１０６において、データバッファ１０３のアドレスがランダムに生成される。 - 特許庁

The buffer 18 stores the PCM data inputted from the section 12 to the address set by the section 17.例文帳に追加

ＰＣＭデータバッファ１８は、デコード処理部１２から入力されるＰＣＭデータをアドレス生成部１７から設定されたアドレスへ格納する。 - 特許庁

On the other hand, in case the image data are available in the identical address, the image data in a print buffer are processed using an image processing mask (S204).例文帳に追加

一方、画像データが同一位置に存在する場合、画像処理マスクによる処理をプリントバッファの画像データに施す（Ｓ２０４）。 - 特許庁

When a load instruction is issued, whether or not an object address of the load instruction is stored is first judged in a store buffer 1.例文帳に追加

ロード命令が発行されると先ずストアバッファ１において、ロード命令の対象アドレスが格納されているか否かが判定される。 - 特許庁

A retrieval result is sent to a header conversion processing part 140 together with the writing address and the frame length of the frame with respect to a frame buffer 130.例文帳に追加

検索結果は、フレームバッファ１３０に対するフレームの書き込みアドレスとフレーム長とともにヘッダ変換処理部１４０に送られる。 - 特許庁

# Declare a vendor-specific option buffer for PXE clients:# Code 1: Multicast IP address of boot file server# Code 2: UDP port that client should monitor for MTFTP responses# Code 3: UDP port that MTFTP servers are using to listen for MTFTP requests# Code 4: Number of seconds a client must listen for activity before trying# to start a new MTFTP transfer# Code 5: Number of seconds a client must listen before trying to restart# a MTFTP transfer 例文帳に追加

#Code4:新規MTFTP転送を開始しようとする前に、クライアントが待機する秒数 - Gentoo Linux

Data buses and address buses of the frame buffers 32 and 34 can be controlled by the MPU on a time-division basis independently of those of the frame buffer 33.例文帳に追加

フレームバッファ３２，３４のデータバス，アドレスバスはフレームバッファ３３のそれとは独立して時分割でＭＰＵから制御可能である。 - 特許庁

Command execution parts 3 to 10 and 14 to 22 access a plurality of memory cell arrays based on addresses and address buffer controlling signals from the outside.例文帳に追加

命令実行部３〜１０，１４〜２２は、外部からのアドレスとアドレスバッファ制御信号とに基づいて複数のメモリセルアレイにアクセスする。 - 特許庁

Other input data, address data, a processor number and picture element position information are stored in the data storing region 1b of the data buffer 1.例文帳に追加

残りの入力データであるアドレスデータ、プロセッサＮｏ．、及び画素位置情報がデータバッファ１のデータ格納領域１ｂに格納される。 - 特許庁

Command controlling parts 11 and 62 output the address buffer controlling signals to the command execution parts based on the command and the delay controlling signal.例文帳に追加

コマンド制御部１１，６２は、コマンドと遅延制御信号とに基づいて、アドレスバッファ制御信号を命令実行部に出力する。 - 特許庁

Moreover, a shift pulse SP and a bit position specifying signal BPG are generated from the address generator AG and given to the segment buffer SDB.例文帳に追加

またアドレスジェネレータＡＧからシフトパルスＳＰとビット位置指定信号ＢＰＧとが生成されてセグメントバッファＳＤＢに与えられる。 - 特許庁

The data are copied by using a plurality of memory sections, and each memory section is furnished with an address multiplexer, a data multiplexer and a page buffer.例文帳に追加

複数のメモリセクションを使ってデータコピーを行い、各々のメモリセクションがアドレスマルチプレクサーと、データマルチプレクサーと、ページバッファとを備える。 - 特許庁

To realize a processor capable of simultaneously executing a plurality of threads on one core without increasing the capacity of an address conversion buffer.例文帳に追加

一つのコア上で同時に複数のスレッドを実行できるプロセッサをアドレス変換バッファの容量を増大させることなく実現すること。 - 特許庁

A spread code from a spread code generating section 23 is sequentially written in an address indicated by an Mbit counter 21 of a ring buffer memory 24.例文帳に追加

リングバッファメモリ２４のＭｂｉｔカウンタ２１で示されるアドレスに拡散符号発生部２３からの拡散符号が順次書込まれる。 - 特許庁

The time division switches 1 and 3 of a sequential write/random read system using a switch buffer 1 are provided with a message memory, an address used for both switch buffer and message memory is stored in a read control memory, the address is read by a read controller 5 and the data of the switch buffer or the message memory are read and outputted to a time division frame.例文帳に追加

スイッチバッファ１を用いたシーケンシャルライト・ランダムリード方式の時分割スイッチ１、３に、メッセージメモリ８を設け、リードコントロールメモリに前記スイッチバッファとメッセージメモリに兼用のアドレスを記憶し、リードコントローラ６により前記アドレスを読み出し前記スイッチバッファ又はメッセージメモリの何れかのデータを読み出して時分割フレームに出力する。 - 特許庁

The communication terminal is provided with a signal processing section 1 that discriminates the presence of storage of a destination number to the redial buffer memory 3 at dialing to the destination number, shifts the destination number to a top address of the redial buffer memory 3 when the storage exists, and stores the destination number to the head address of the redial buffer memory 3 when no storage exists.例文帳に追加

発呼先番号の発呼時において、その発呼先番号のリダイヤルバッファメモリ３への記憶の有無を判別して、記憶があれば、その発呼先番号を上記リダイヤルバッファメモリ３の先頭位置に移動させる一方、記憶がなければ、その発呼先番号を上記リダイヤルバッファメモリ３の先頭位置に記憶させる信号処理部１を備えている。 - 特許庁

In the memory system comprising the memory controller and a memory module mounted with DRAMs, a buffer is mounted on the memory module, the buffer and the memory controller are connected to each other via data wiring, command/address wiring, and clock wiring, the DRAMs and the buffer on the memory module are connected to each other via internal data wiring, internal command/address wiring, and clock wiring.例文帳に追加

メモリコントローラと、ＤＲＡＭを搭載したメモリモジュールとを備えたメモリシステムにおいて、メモリモジュール上にバッファを搭載し、このバッファとメモリコントローラとをデータ配線、コマンド・アドレス配線、及び、クロック配線によって接続し、メモリモジュール上のＤＲＡＭとバッファとを内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線によって接続した構成を有する。 - 特許庁