「address buffer」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

For image data of 2,400 dpi, an image correction processor 54 controls an address of write to a correction line buffer memory 56 and stores those image data.例文帳に追加

２４００ｄｐｉの画像データに対し、画像補正処理部５４は補正ラインバッファメモリ５６への書き込みのアドレスの制御を行い、該画像データを格納させている。 - 特許庁

On the basis of the compared result, the address of the output buffer means of the interface part 203 is controlled and audio data DAU are outputted with a correct phase.例文帳に追加

比較結果に基づいてインタフェース部２０３の出力バッファ手段のアドレスを制御して、オーディオデータＤＡＵを正しい位相で出力する。 - 特許庁

A transfer control circuit transfers display data stored in a second display data area in a frame buffer memory to a variable address area in a temporary storage memory.例文帳に追加

転送制御回路は、フレームバッファメモリの第２表示用データエリアに記憶された表示用データを一時記憶メモリの可変アドレスエリアに転送する。 - 特許庁

This facility allows buffers in different parts of a process address space to be written atomically, without the need to copy them to a single contiguous buffer. 例文帳に追加

この機能により、プロセスアドレス空間の異なる場所にあるバッファに対してアトミックな単一の書き込みを行え、隣接するバッファにコピーする必要もありません。 - FreeBSD

The part 520 includes a DMA transferring part 524 and a receiving buffer 525 in addition to a packet controlling part 521, an address retrieving part 522 and a CPU interrupting part 523.例文帳に追加

アドレス解決部５２０は、パケット制御部５２１、アドレス検索部５２２およびCPU割込部５２３に加えて、DMA転送部５２４および受信バッファ５２５を含んでいる。 - 特許庁

Each communicating section 422-424 stores the data in a receiving buffer 331 or a memory card 14 and outputs a print job including address information of the stored data.例文帳に追加

各通信部４２２〜４２４は、データを受信バッファ３３１やメモリカード１４に記憶し、データの格納されたアドレス情報を含む印刷ジョブを出力する。 - 特許庁

Each communicating section 422-424 stores data in a receiving buffer 331 or a memory card 14 and outputs a pint job containing address information storing the data.例文帳に追加

各通信部４２２〜４２４は、データを受信バッファ３３１やメモリカード１４に記憶し、データの格納されたアドレス情報を含む印刷ジョブを出力する。 - 特許庁

The apparatus executes a way memoization, which may utilize a memory address buffer element that is operable to store information associated with previously accessed addresses.例文帳に追加

本装置はウエイ記憶を実行し、ウエイ記憶は以前にアクセスしたアドレスに関連する情報を格納するよう動作するメモリアドレスバッファ要素を利用する。 - 特許庁

To provide a means for transferring data to be transferred by one operation without dividing the data even when the data exceeds the final address of a ring buffer.例文帳に追加

転送するデータがリングバッファの最終アドレスにまたがる場合でも、転送するデータを分割することなく、一回で転送する手段を提供する。 - 特許庁

The plotting circuit 154 writes the image element data read from the automatic transfer area 155B to the write address in the frame buffer memory 156 to be stored.例文帳に追加

描画回路１５４は、自動転送エリア１５５Ｂから読み出した画像要素データをフレームバッファメモリ１５６における書込アドレスに書き込んで記憶させる。 - 特許庁

When reading the received packet from the packet buffer (12) in accordance with scheduling control, the read address of a destination designated by the received packet information is read and held.例文帳に追加

スケジューリング制御に従って該受信パケットをパケットバッファ(12)から読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを読み出して保持する。 - 特許庁

An access conflict preventing circuit receives the address signal from the register/buffer circuit, and generates the port block signal when confliction of access for the bank is caused.例文帳に追加

アクセス競合回避回路は、レジスタ・バッファ回路からアドレス信号を受け取って、バンクへのアクセスの競合が起こる場合にポートブロック信号を発生する。 - 特許庁

The buffer 103 receives the packet from the device 101 to accumulate it and resends a packet write address to the device 101.例文帳に追加

ライトバッファ１０３は、パケット取捨選択装置１０１からパケットを受け取って蓄積し、かつパケット書き込みアドレスをパケット取捨選択装置１０１へ送り返す。 - 特許庁

The address setting part 4 sets the address of the picture data to be outputted from the information on the read coordinates provided by the coordinate setting part 3 and the information on the coordinate positions of each area provided by the area setting part 2, and instructs graphic memory 5 to output the address via a buffer 6.例文帳に追加

アドレス設定部４では、座標位置設定部３より与えられる読み出し座標の情報と領域設定部２より与えられる各領域の座標位置に関する情報から、出力する画像データのアドレスを設定し、バッファ６を介して出力するようにグラフィックメモリ５に指示する。 - 特許庁

The FIFO buffer for sequentially reading data in order of writing includes a reading data designation part 109 for rewriting reading address data representing the top address of a packet to be discarded to data representing the top address of a packet next to the packet to be discarded before discarding the packet to be read next.例文帳に追加

書き込まれた順にデータを読み出す先入れ先出しバッファは、つぎに読み出すパケットを破棄する前に、破棄するパケットの先頭アドレスを示す読み出しアドレス・データを、破棄するパケットの次のパケットの先頭アドレスを示すデータに書き換える読み出しデータ指示部１０９を備えている。 - 特許庁

A scramble circuit 27 is provided between an address buffer 25, a row decoder 21 and a column decoder 23, scrambling is executed with the scramble circuit 27 to the address signal supplied from an external circuit and only one memory cell 19 is selected from the memory cell array 17 depending on the scrambled address signal.例文帳に追加

アドレスバッファ２５と行デコーダ２１及び列デコーダ２３との間にスクランブル回路２７を設け、スクランブル回路２７によって外部から供給されるアドレス信号にスクランブル処理を施し、そのスクランブル処理されたアドレス信号に従って、メモリセルアレイ１７の中から一つのメモリセル１９を選択する。 - 特許庁

The X address buffer 2A outputs counter signals being origin for generating internal X address signals XA0-XA11 corresponding to the case of a refresh-test of memory cells and redundant memory cells switching an address counter signal outputted by a CBR refresh-counter 4 and a redundant counter signal outputted by redundant CBR refresh-counter 14.例文帳に追加

Xアドレスバッファ2Aは、内部Xアドレス信号XA0〜XA11を生成する元となるカウンタ信号を、メモリセルと冗長メモリセルとのリフレッシュテストの場合に対応して、CBRリフレッシュカウンタ4の出力するアドレスカウンタ信号と、冗長CBRリフレッシュカウンタ14の出力する冗長カウンタ信号とを切り替えて出力する。 - 特許庁

An address buffer circuit outputs a first address signal received in a preceding writing cycle to a core part of a memory device responding to the rise of a writing control signal, and receives a second address signal from the outside responding to the rise of a writing control signal.例文帳に追加

アドレスバッファ回路は、先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、書込み制御信号の立ち上がりに応答して第２のアドレス信号を外部から受信する。 - 特許庁

Based upon a command set in a specified data setting register 53, an addressable address space of a buffer RAM 31 is optimized according to a packet length of a handled data standard to eliminate power consumption of an address bit line 63 of an address bus which becomes unnecessary as a result of the optimization.例文帳に追加

指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。 - 特許庁

In an outside address EAD<1:0> input part to which a signal is inputted through a page address input part P1, an initial stage buffer G21 of four stages series (G21 to G24) connection constitution receives the outside address EAD<1:0>, and an inversion control input receives an inside chip enable signal #ICE.例文帳に追加

ページアドレス入力部Ｐ１を介して入力される外部アドレスＥＡＤ＜１：０＞入力部において、４段直列（Ｇ２１〜Ｇ２４）接続構成の初段のバッファＧ２１は外部アドレスＥＡＤ＜１：０＞を受け、反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。 - 特許庁

In a MA (memory access) stage, data (the head address of the interruption processing routine) loaded through a data bus 30 according to a set address outputted from an EXE (operation execution)/MA buffer 4 to an address bus 20 are directly supplied to a program counter 7 through multiplexers 9 10 without intervention of a command decode stage.例文帳に追加

ＭＡステージの時に、ＥＸＥ／ＭＡバッファ４からアドレスバス２０に出力された設定アドレスに従って、データバス３０を介してロードされたデータ（割込処理ルーチンの先頭アドレス）を、命令デコードステージを介在させることなく、マルチプレクサ９，１０を介して直にプログラムカウンタ７に供給する。 - 特許庁

A circular buffer storing packets for processing by one or more network processors employs an empty buffer address register identifying where a next received packet should be stored, a next packet address register identifying the next packet to be processed and a packet-processing address register in each network processor identifying the packet being processed by the network processor.例文帳に追加

１個又はそれ以上のネットワークプロセッサによる処理のためのパケットを格納する循環型バッファが、次に受取られるパケットが格納されるべき場所を識別する空バッファアドレスレジスタと、処理されるべき次のパケットを識別する次パケットアドレスレジスタと、そのネットワークプロセッサにより処理中のパケットを識別する各ネットワークプロセッサ内のパケット処理アドレスレジスタとを使用する。 - 特許庁

The data driver block DB and the memory block MB are disposed along the direction of D1, the buffer circuit BF and the data driver DR are disposed along the direction of D2, the low address decoder RD and the memory cell array MA are disposed along the direction of D2, and the buffer circuit BF and the low address decoder RD are disposed along the direction of D1.例文帳に追加

データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 - 特許庁

The image recording device comprises a printing buffer for storing printing data of an amount of columns related to the head tilting, an address management means for reading out corresponding data in accordance with the tilt of the writing head from the printing buffer, and a setting means for setting a size of the tilt of the head to be corrected to the address management means.例文帳に追加

ヘッド傾きにかかるカラム分の印字データを格納する印字バッファと、前記印字バッファから記録ヘッドの傾きにあわせて、対応するデータを読み出すためのアドレス管理手段、および前記アドレス管理手段に対して、補正すべきヘッドの傾きの大きさを設定する設定手段とを備える。 - 特許庁

An address chain information storage section 130 of this driver is provided with an address chain information table storing time serial sequence of address information at recording of information and the driver conducts cache processing when a data amount in a buffer 120 is a threshold value or below in the case of reproduction according to the time series sequence stored in the address chain information table.例文帳に追加

アドレス連鎖情報記憶部１３０には、情報の記録時のアドレス情報の時系列順序を記憶するアドレス連鎖情報テーブルが設けられ、再生時にバッファ１２０内のデータ量がしきい値以下の場合には、キャッシュ処理を行うが、そのキャッシュ処理の際に、上記アドレス連鎖情報テーブルに記憶された時系列順序に従いキャッシュを行う。 - 特許庁

A memory area of a buffer memory which temporarily stores data written in the HDD is managed by clearly dividing into a buffer memory area for sequential data, such as audio data and that for random access data, such as an address book.例文帳に追加

ＨＤＤにて読み書きされるデータを一時的に記憶するバッファメモリのメモリ領域を、オーディオデータ等のシーケンシャルデータ用のバッファメモリ領域と、住所録等のランダムアクセスデータ用のバッファメモリ領域とに明確に分けて管理する。 - 特許庁

Each of the first and second memory chips includes an access signal generation block which generates a main access signal for driving access to the main memory and a buffer access signal for driving access to the buffer memory in response to the address and the control signal.例文帳に追加

第１及び第２メモリチップのそれぞれは、アドレス及び制御信号に応答して、メインメモリのアクセスを駆動するメインアクセス信号及びバッファメモリのアクセスを駆動するバッファアクセス信号を発生するアクセス信号発生ブロックを含む。 - 特許庁

A delay buffer 20 rearranges pixel data generated in a rendering processing part 10 so that accesses are consecutive in a prescribed area of an address space in a frame buffer 40, and then outputs the rearranged pixel data to a pixel processing part 30.例文帳に追加

遅延バッファ２０は、レンダリング処理部１０で生成されたピクセルデータに対して、フレームバッファ４０内のアドレス空間における所定の領域でアクセスが連続するようピクセルデータを並べ替えてピクセル処理部３０に出力する。 - 特許庁

At the time of executing each processing on the program, the CPU of a microcomputer writes the number of the processing in an address indicated by a buffer pointer on a pointer preservation area 5b in a processing path preservation area 5c, and counts up the buffer pointer.例文帳に追加

マイクロコンピュータのＣＰＵは、プログラム上の処理を実行するごとに、その処理の番号を処理経路保存エリア５ｃの、ポインタ保存エリア５ｂ上のバッファポインタが指し示すアドレスに書き込むとともに、バッファポインタをカウントアップする。 - 特許庁

In writing data in a buffer memory 1a, the leading address, the terminal address, and the data size of a written first-in first-out (FIFO) block are written in a corresponding FIFO block register and simultaneously full is set to an empty bit.例文帳に追加

バッファメモリ１ａにデータの書き込みを行う時、書き込みを行ったＦＩＦＯブロックの先頭アドレス、終端アドレス、データサイズを対応するＦＩＦＯブロックレジスタに書き込み、同時にＥＭＰＴＹビットにＦＵＬＬを設定する。 - 特許庁

Based on address signals (A0 to A7) outputted from a CPU 101 for display control through an output buffer 109, the address decoder of the I/O expander generates and instructs a signal showing which output port to use.例文帳に追加

Ｉ／Ｏエクスパンダのアドレスデコーダは、表示制御用ＣＰＵ１０１から出力バッファ１０９を介して出力されたアドレス信号（Ａ０〜Ａ７）に基づいて、どの出力ポートを用いるかを示す信号を生成して指示する。 - 特許庁

A page descriptor is taken out of a page table 104 according to the page table head address of a segment descriptor obtained from a segment table 103, stored temporarily in a buffer 106 and the page number of a logical address 101.例文帳に追加

バッファ１０６内に一時保管されているセグメントテーブル１０３より得られたセグメント記述子内のページテーブル先頭アドレスと、論理アドレス１０１中のページ番号とにより、ページテーブル１０４内のページ記述子を取り出す。 - 特許庁

Even if the data start address of the run length compressed recording data stored in the receiving buffer section 42 is an odd address, the run length compressed recording data can be subjected to hardware development accurately by the decode circuit 28 starting from the head.例文帳に追加

受信バッファ部４２に格納されているランレングス圧縮された記録データのデータ開始アドレスが奇数アドレスであっても、ランレングス圧縮された記録データの先頭から正確にデコード回路２８にてハードウェア展開することができる。 - 特許庁

Clip data which are read out of an audio memory 10 are transferred and stored into a ring buffer 12 and the respective clip data are connected by designating a disconnecting address of clip data A and a connecting address of clip data B, and issuing a pointer jump command.例文帳に追加

オーディオメモリ１０から読み出したクリップデータをリングバッファ１２に転送して記憶し、クリップデータＡの切断アドレスとクリップデータＢの接続アドレスを指定してポインタジャンプ命令を発行することにより、各クリップデータを接続する。 - 特許庁

To provide such a technology that the data stored in a page address buffer can be outputted directly without accessing a memory cell in particular when a page address is accessed, in a nonvolatile ferroelectric memory and its control device.例文帳に追加

本発明は不揮発性強誘電体メモリ及びその制御装置に関し、特にページアドレスのアクセス時にメモリセルのアクセス動作を行わず、ページアドレスバッファに格納されたデータが直ちに出力されるようにする技術を開示する。 - 特許庁

Furthermore, the displacement quantity calculating circuit 49 inputs information showing whether the calculation of the quantity of displacement has been completed to the address converting circuit 50, which performs the address conversion of the buffer memory 42 according to the information.例文帳に追加

また、変位量算出回路４９は、変位量の算出が完了したか否かを示す情報をアドレス変換回路５０に入力し、アドレス変換回路５０は、前記情報に応じてバッファメモリ４２のアドレス変換を実行する。 - 特許庁

In the case that the write data from a host are stored in the write buffer area 221 of the buffer memory 22, a CPU 25 judges whether or not the address on the disk medium 11 overlaps as for the write data and the read cache data already stored per a segment unit in a read buffer area 222 corresponding to a pertinent segment management block on a buffer management table 270 for each segment unit.例文帳に追加

ＣＰＵ２５は、ホストからのライトデータがバッファメモリ２２のライトバッファ領域２２１に格納された場合、そのライトデータと、リードバッファ領域２２２にセグメント単位で既に格納されているリードキャッシュデータとの間にディスク媒体１１上でのアドレスの重なりがあるか否かを、当該セグメント単位で、バッファ管理テーブル２７０上の該当するセグメント管理ブロックに従って判定する。 - 特許庁

An input and output buffer control circuit 9 controls an external output controls in a usual mode so that the external output can be output if an identifying signal P for a fetch instruction is not active as well as the external output can not be output to an address buffer 11 and an input/output data buffer 12 if the identifying signal P for the fetch instruction is active.例文帳に追加

通常のモードでは、入出力バツファ制御回路９は、命令フェッチ認識信号Ｐがアクティブな時アドレス出力バツファ１１およびデータ入出力バツファ１２に対し外部出力をしないように、また命令フェッチ認識信号Ｐがアクティブでないときは出力できるように制御する。 - 特許庁

An address correction part 123 stores the reading and writing addresses of a buffer memory part 119 when reproduction is stopped, corrects an address so as to read reproduction data subsequent to the stored reading address without waiting for the rotational stability of a disk 110 when the reproduction is resumed, and quickly starts the output of subsequent data from the buffer memory part 119.例文帳に追加

アドレス補正部１２３は、再生を停止する際にバッファメモリ部１１９の読み出しアドレスと書き込みアドレスを記憶し、再生を再開する際に、ディスク１１０の回転安定を待つことなく、記憶した読み出しアドレスの続きから再生データの読み出しを行うようアドレスを補正し、バッファメモリ部１１９内の続きのデータをすぐに出力開始できるようにすることにより、上記課題を解決する。 - 特許庁

An address register 5 and a data register 7 are controlled by a clock taken by a clock buffer 9, and synchronism of read-out/write-in of data of a normal array 1 is controlled.例文帳に追加

クロックバッファ９により取り込まれるクロックにより、アドレスレジスタ５及びデータレジスタ７が制御され、ノーマルセルアレイ１のデータ読み出し／書き込みが同期制御される。 - 特許庁

The memory 1 is provided with a memory array 10, an address conversion table 20 and a CAS buffer 30 and the memory array 10 is divided into plural pages 11 each of which consists of several tens kilobytes to several hundreds kilobytes.例文帳に追加

メモリ１に、メモリアレイ１０、アドレス変換テーブル２０、ＣＡＳバッファ３０を設け、メモリアレイ１０を数十キロバイトから数百キロバイトのページ１１に分割する。 - 特許庁

A bit line of a memory cell array 1 is provided with a page buffer 2 for holding data of one page to be written in a non-volatile memory cell selected by a page address signal.例文帳に追加

メモリセルアレイ１のビット線には、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファ２が設けられる。 - 特許庁

In a blanking interval of a video signal read out from the frame buffer 120, a read-out address for reading out the reference data is generated by the plotting circuit 110.例文帳に追加

フレームバッファ１２０から読み出される映像信号のブランキング期間において、参照データを読み出すための読み出しアドレスを描画回路１１０により生成する。 - 特許庁

The internal control signal/CE generating circuit 16 selects either of two chips responding to 'H' and 'L' of an address signal A19 through the input buffer 13.例文帳に追加

内部制御信号/CE発生回路１６は、ピンａ19から入力バッファ１３を介してのアドレス信号A19の“Ｈ”及び“Ｌ”に応答して、２チップのいずれかを選択する。 - 特許庁

On the other hand, an address control circuit reads the exposure raster data ELA1-ELD1 in time to the exposure depending on the exposure pitch from the first and second buffer memories alternately.例文帳に追加

一方、アドレス制御回路は、露光ピッチに応じた露光タイミングに合わせて、第１、第２バッファメモリから露光用ラスタデータＥＬＡ１〜ＥＬＤ１を交互に読み出す。 - 特許庁