「address buffer」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A page table 210 on a main storage 200 contains the correspondence between guest virtual addresses and host actual addresses and a TLB (address conversion buffer memory) 130 on a processor 100 holds the mentioned correspondence obtained by previous address conversion.例文帳に追加

主記憶２００上のページテーブル２１０はゲスト仮想アドレスとホスト実アドレスの対応を格納し、プロセッサ１００上のＴＬＢ１３０は以前のアドレス変換で得た上記対応を保持する。 - 特許庁

In other modes disclosed, (v-v1) is held in the frame buffer part, and an address generating part 24 transfers only the original image data of the analysis target area to the detailed analysis part 28 according to the detected position address.例文帳に追加

（ｖ−ｖ１）をフレームバッファ部に保持する場合や、アドレス生成部２４が検知位置アドレスに基づいて解析対象範囲の原画像データのみを詳細解析部２８に転送する場合も開示している。 - 特許庁

Concerning this VBI data processor, a digital signal containing VBI data inputted from an input terminal 1 is temporarily written in a buffer memory 2 and correspondent data are read out by a read address generated by an address generating circuit 6.例文帳に追加

入力端子１から入力されたＶＢＩデータを含んだデジタル信号はバッファメモリ２に一旦書込まれ、アドレス発生回路６の発生する読出しアドレスによって対応するデータが読出される。 - 特許庁

An instruction cache controller 213 connected with a cache memory generates a cache access for invalidating the designated cache block in response to the reception of the buffered address from the ICBI address buffer.例文帳に追加

キャッシュメモリに結合された命令キャッシュコントローラ（２１３）は、ＩＣＢＩアドレスバッファからのバッファされたアドレスの受け取りに応答して、指定されたキャッシュブロックを無効化するためにキャッシュアクセスを生成する。 - 特許庁

Subsequently, when the CPU 2 starts access to the ROM 4, the selector 10 is switched so that the address on the address bus 6 is fed to the ROM 4 while the output buffer 11 is turned on.例文帳に追加

その後、ＣＰＵ２がＲＯＭ４へのアクセスを開始すると、アドレスバス６上のアドレスがＲＯＭ４に供給されるようにセレクタ１０を切り替えると共に、出力バッファ１１をオンにする。 - 特許庁

An interface circuit 131 to which data to be written in an image memory 22 and a write request signal showing an address are inputted from a CPU 10 transfers the inputted data and the address shown by the write request signal to a write buffer 133, and the write buffer 133 outputs the acquired data to the acquired address destination, and makes an image memory 22 store the data.例文帳に追加

ＣＰＵ１０からイメージメモリ２２へ書き込むデータとアドレスを示す書込要求信号とを入力されたインタフェース回路１３１が、入力されたデータ及び書込要求信号が示すアドレスをライトバッファ１３３へ転送し、ライトバッファ１３３が、取得したアドレス宛に、取得したデータを出力してイメージメモリ２２に記憶させる。 - 特許庁

Provided is an address signal generating means 3 of generating a readout address signal for an image signal stored in a frame buffer so as to output the image signal stored in the frame buffer 2 as an array of m×n (m, n: natural numbers) reduced images on a display screen.例文帳に追加

フレームバッファ２に記憶された画像信号が、表示画面上にｍ×ｎ（ｍ、ｎは自然数）個の縮小画像の配列として出力されるように、フレームバッファ２に記憶された画像信号の読み出しアドレス信号を生成するアドレス信号生成手段３を備える。 - 特許庁

Then the OS 1 deciphers the contents of the buffer 8 storing received contents on the basis of the security level of a mail receiving task 3 and the security level of a receiving function by using the mail ID, the address value of the management information and the address value of the mail body as keys and copies the deciphered contents to a buffer 9 in the task 3.例文帳に追加

セキュアＯＳ１はメイル受信用タスク３のセキュリティ・レベルと受信用関数のセキュリティ・レベルを基に受信内容の存在するバッファの内容をメイルＩＤ、管理情報のアドレス値、メイル本体のアドレス値を鍵として復号化してメイル受信用タスク３上のバッファ９にコピーする。 - 特許庁

When a unique word(UW) detection circuit 14 detects a unique word from the received data, a storage address of the reception buffer 12 at a point of time of the detection is stored together with a received signal strength indicator RSSI level denoting the reception level at the detection of the unique word stored in an address/RSSI buffer 16.例文帳に追加

受信データ中からＵＷ検出回路１４によってユニークワードが検出されると、検出時点での受信バッファ１２の格納アドレスがアドレス／ＲＳＳＩバッファ１６に記憶されるユニークワード検出時点での受信レベルを表すＲＳＳＩレベルも記憶される。 - 特許庁

A DMAC 13 monitors the address from the output circuit 12 in a fixed interval, and when the leading address of a memory region #2 of an input buffer 14 is reached, the DMAC 13 controls a bus arbiter 15 to start to write new data from the top of a memory region #1 of the input buffer 14.例文帳に追加

ＤＭＡＣ１３は出力回路１２からのアドレスを一定間隔で監視しており、これが入力バッファ１４のメモリ領域＃２の先頭のアドレスに達したときは、ＤＭＡＣ１３がバスアービタ１５を制御して入力バッファ１４のメモリ領域＃１の先頭から新規データを書き込み始める。 - 特許庁

In this technology, a block page address region and a column page address region are arranged at the least significant bit, a row address region is arranged at the most significant bit, and the reliability of a cell can be improved and power consumption can be reduced by preventing cell operations when the page address buffer is accessed.例文帳に追加

このため、本発明はブロックページアドレス領域及びカラムページアドレス領域を最下位ビットに配置し、ローアドレス領域を最上位ビットに配置し、ページアドレスバッファのアクセス時にセル動作が行われないようにすることにより、セルの信頼性を向上させて電力の消費を低減させることができるようにする。 - 特許庁

An address comparing part 160 compares the address of the coherency request and a command with the tag address read from the copy tag 300 and the state, judges whether it is necessary to update the copy tag and outputs the address to be written and the state to a data output buffer 170 when the copy tag 300 has to be updated.例文帳に追加

アドレス比較部１６０は、コヒーレンシリクエストのアドレスおよびコマンドとコピータグ３００からリードしたタグアドレスおよびステートとを比較してコピータグ３００の更新が必要かどうかを判断し、コピータグ３００の更新が必要な場合にライトするタグアドレスおよびステートをデータ出力バッファ１７０に出力する。 - 特許庁

A power-saving circuit 100 disables an input data buffer 102 to a command and an address signal 106 while a DRAM is automatically being refreshed.例文帳に追加

省電力回路１００は、ＤＲＡＭの自動リフレッシュの間にコマンドおよびアドレス信号１０６に対する入力バッファ１０２をディセーブルする。 - 特許庁

When the offset be comes not less than the total transfer quantity (BCL) of the data, the offset is set to zero, and an address circulating and accessing to the ring buffer is generated.例文帳に追加

オフセットがデータの総転送量（ＢＣＬ）以上になったらオフセットをゼロにし、リングバッファを循環してアクセスするアドレスを発生させる。 - 特許庁

To provide a buffer control method capable of improving a cache hit rate when a non-continuous data reading request occurs in an address space.例文帳に追加

アドレス空間において非連続なデータ読み出し要求が発生する際のキャッシュヒット率を向上させるバッファ制御方法を提供する。 - 特許庁

The memory address buffer element includes one or more ways that are operable to store one or more of the data segments that may be retrieved from the cache memory.例文帳に追加

メモリアドレスバッファ要素は１以上のウエイを含み、ウエイはキャッシュメモリから抽出された１以上のデータセグメントを格納するように動作する。 - 特許庁

When the target bit moves to a different line, the context address is selected, according to the state of the bit C outputted from a 4-line buffer 201.例文帳に追加

ターゲットビットが別ラインに移動する時には４ラインバッファ２０１から与えられるビットＣの状態に応じてコンテキストアドレスが選択される。 - 特許庁

A write control part 11m of a buffer unit 10m writes the image data of the first line in an ascending order from a memory address 1 of a RAM 12m.例文帳に追加

バッファユニット１０ｍのライト制御部１１ｍは、ＲＡＭ１２ｍのメモリアドレス１から上昇順に、１ライン目の画像データを書き込む。 - 特許庁

The exclusive access control buffer has an address showing the position of a block within the shared memory in one entry and a bit showing the exclusive occupied state of the block.例文帳に追加

排他制御バッファは、１エントリに共有メモリ内のブロック位置を示すアドレスと、該ブロックの排他的占有状態を示すビットを有する。 - 特許庁

An address for starting read out of the record data is set for each band and the record data is read out in units of word (twice for 1 block) from the print buffer 116.例文帳に追加

その記録データの読出し開始アドレスを各バンド毎に設定し、プリントバッファ１１６より１ワード単位（１ブロックの２回分）ずつ読出す。 - 特許庁

By performing each symbol task, the address of a task buffer area, to which the symbol task is memorized, is written within sprite chain bounds (U3).例文帳に追加

各図柄タスクを実行することにより、その図柄タスクが記憶されているタスクバッファ領域のアドレスをスプライトチェーン領域内に書き込む（Ｕ３）。 - 特許庁

The frame memory 5 reads data of a predicted macro block stored in the received address and allows a prediction buffer 7b of a cache memory 7 to store the data.例文帳に追加

フレームメモリ５は、入力されたアドレスに記憶されている予測マクロブロックのデータを読み出し、キャッシュメモリ７の予測バッファ７ｂに記憶させる。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

An upper surface image reading address and a lower surface image reading address which are generated by the means 20 and 21 are decided by an effective area deciding means 50 with the designated area as the object and, then, an address read from a frame memory buffer 1 is controlled.例文帳に追加

これらの手段２０、２１により生成された上面画像の読み出しアドレスと下面画像の読み出しアドレスを、有効領域判定手段５０において、指定された領域を対象に判定し、フレームメモリバッファ１から読み出すアドレスを制御する。 - 特許庁

The printing controlling device consists of a characteristic interference buffer means capable of designating an address pointer at an internal arbitrary address, and a memory control means and a video control means capable of making a DMA priority and a DMA burst length variable before and after the designated address pointer.例文帳に追加

内部の任意アドレスにアドレスポインタを指定できる特徴的な干渉バッファ手段と、指定されたアドレスポインタの前後でＤＭＡ優先順位及びＤＭＡバースト長を可変にできる、メモリ制御手段及びビデオ制御手段により構成される。 - 特許庁

The read address control part stops the cross-fading in a time zone wherein an attack is detected (cross-fade stop section 43) and performs the adjustment to output a buffer output signal output from only one buffer read means.例文帳に追加

読出アドレス制御部は、アタックを検出した時間帯では、前記クロスフェードを停止して（クロスフェード停止区間４３）、１つのみの前記バッファ読出手段から出力されるバッファ出力信号を出力するよう調整する。 - 特許庁

At the time of generation of a sub-routine branch processing instruction, a program return address (i) of a program counter 3a is saved and stored in not only a stack memory but also a stack buffer register 11, and a buffer status flag 10 is set.例文帳に追加

サブルーチン分岐処理命令の発生時にプログラムカウンタ３ａのプログラム戻り番地（ｉ）をスタックメモリ９だけでなくスタックバッファレジスタ１１にも待避格納するとともに、バッファステータスフラグ１０をセットする。 - 特許庁

In a bank pointer (1), a signal specifying an operation mode to be performed is generated according to the coincidence/uncoincidence of the prescribed bank addresses of address signals (AE, AI) from an address buffer (901) and it is given to an internal control circuit (2).例文帳に追加

バンクポインタ（１）において、アドレスバッファ（９０１）からのアドレス信号（ＡＥ，ＡＩ）の所定のバンクアドレスの一致／不一致に従って、実行すべき動作モードを指定する信号を生成して内部制御回路（２）へ与える。 - 特許庁

The image generation program 204 generates a basic image that emphasizes appearance including information of the sizes and positions of characters and diagrams, and the address of display data is the address of a receiving buffer memory 105.例文帳に追加

画面生成プログラム２０４は、文字・図形の大きさ・位置等の情報を含んだ見栄えが重視される基礎画面を生成するものであって、表示データのアドレスは受信バッファメモリ１０５のアドレスとなっている。 - 特許庁

To provide an address arithmetic unit, which can automatically detect whether the value of an address pointer exists within the range of a circular buffer or not and can change an addressing method on the basis of this detected result.例文帳に追加

この発明は、アドレスポインタの値がサーキュラバッファの範囲内にあるか否かを自動的に検出し、この検出結果に基づいてアドレシング方法を変更できるアドレス演算装置を提供することを目的とする。 - 特許庁

Then, an address generating circuit 51 generates addresses of the address space of the buffer RAM optimized according to the packet length of the handled data standard based upon the command set in the specified data setting register 53.例文帳に追加

このとき、アドレス生成回路５１は、前記指定データ設定レジスタ５３に設定されたコマンドをもとに、前記扱うデータ規格のパケット長に応じて最適化された前記バッファＲＡＭのアドレス空間のアドレスを生成する。 - 特許庁

The SDRAM control part 82 comprises a data control circuit 51 connected to a data bus 61, an address control circuit 53 connected to the address bus 63 via a buffer circuit 83, and a control signal generating circuit 85.例文帳に追加

ＳＤＲＡＭ制御部８２は、データバス６１に接続されたデータ制御回路５１と、バッファ回路８３を介してアドレスバス６３に接続されたアドレス制御回路５３と、制御信号生成回路８５と、からなる。 - 特許庁

For DMA buffer allocation, an area allocated to the real address area is offset to the mirror address area to switch the cacheable area to the uncacheable area, and vice versa.例文帳に追加

ＤＭＡバッファを割り当てる場合には、実アドレス領域に割り当てられた領域を、ミラーアドレス領域へとオフセットすることで、キャッシャブル領域からアンキャッシャブル領域へと切り替えられ、また、逆の切り替えも行うことができる。 - 特許庁

Also, a stop address (SIX) indicating the stop position of the DMA transfer operation is set, and the stop address is updated only by the quantity of data read from or written in the ring buffer, regardless of the DMA transfer operation.例文帳に追加

また、ＤＭＡ転送動作の停止位置を示すストップアドレス（ＳＩＸ）を設定し、そのストップアドレスを、ＤＭＡ転送動作によらずにリングバッファに対して読み出しまたは書き込みされたデータの量だけ更新する。 - 特許庁

A memory monitoring part 12 monitors access to the designated address of a memory 11, and transfers the data of the address to a transmission buffer memory 14 by DMA transfer when access is generated, and transmits the data to a reception memory 24 of the debugger 2.例文帳に追加

メモリ監視部１２は、メモリ１１の指定されたアドレスへのアクセスを監視し、アクセスが発生するとそのアドレスのデータをＤＭＡ転送により送信バッファメモリ１４へ転送し、デバッガ２の受信メモリ２４へ送信する。 - 特許庁

A CPU hardware can buffer the I/O command that has caused the I/O address conversion cache error in a command queue until an I/O address conversion cache is updated by using required information.例文帳に追加

いくつかの実施形態では、Ｉ／Ｏアドレス変換キャッシュが、所要情報を用いて更新されるまで、ＣＰＵハードウェアは、Ｉ／Ｏアドレス変換キャッシュ・ミスを引き起こすＩ／Ｏコマンドを、コマンド・キュー内にバッファすることができる。 - 特許庁

If a transmission source address of a received Ethernet(R) frame is present on the reject address list 55, a transmitting/receiving block 52 rejects the Ethernet(R) frame but if it is not present, the Ethernet(R) frame is stored in a hardware buffer 53.例文帳に追加

送受信ブロック５２は、受信したイーサネットフレームの送信元アドレスが棄却アドレスリスト５５に存在するときにはイーサネットフレームを棄却し、存在しないときにはイーサネットフレームをハードウェアバッファ５３に格納する。 - 特許庁

In this address conversion device 10, when an address conversion request is received from a CPU 21 of a processor 20, a microcontroller determines whether this request is intended for a receive buffer area or not.例文帳に追加

このアドレス変換装置１０は、処理装置２０のＣＰＵ２１からアドレス変換要求を受信した場合には、アドレス変換装置１０のマイクロコントローラがレシーブバッファ領域に対するものであるか否かを判定する。 - 特許庁

A simultaneous notice holding part 62 holds the previously reported simultaneous output elements in a simultaneous output element buffer, so as to immediately use the elements for executing the address translation when the address translation is enabled.例文帳に追加

同時通知保持部６２は、アドレス変換が行なえる状態になった時にすぐにアドレス変換実行に使用できるように先行通知された前記同時出力要素を同時出力要素バッファに保持する。 - 特許庁

An input control means 21 is provided with a data group detection means to employ the point of the data group for the address storage opportunity of an address management means 24, the grasp of buffer storage completion with an output control means 25 and the like.例文帳に追加

入力制御手段２１は、データ群検知手段を有し、データ群の区切りをアドレス管理手段２４のアドレス格納契機、出力制御手段２５でのバッファ格納完了把握等に使用する。 - 特許庁

An area A in RAM 103, where MIDI data where time information are added is written is provided with a ring buffer structure and writing is executed by returning to the first address after data is written in the final address.例文帳に追加

時間情報の付加されたＭＩＤＩデータが書き込まれるＲＡＭ１０３内のエリアＡは、リングバッファ構造になっており、最終アドレスにデータが書き込まれた後は、最初のアドレスに戻って書き込みが行われる。 - 特許庁

At the time of read-out, data of an address specified by a column address decoder 30 out of data outputted from an error corrector 6 is outputted to a data output buffer 2, simultaneously, data after correction is written in a memory cell array 5 again.例文帳に追加

データ読み出し時には、エラーコレクタ６から出力されるデータのうち、列アドレスデコーダ５０で指定されるアドレスのデータをデータアウトプットバッファ２へ出力し、同時に、訂正後のデータを再びメモリセルアレイ５へ書き込む。 - 特許庁

The TS reproducing circuit 17 is provided with a buffer 17, a writing address counter 22 for writing a packet outputted from a transmission path decoding circuit into the buffer 17, a reading address counter 23 for reading the packet from the buffer 17 to output the smoothed TS, and a determining circuit 30 for synchronizing the multiplexed frame of the TS with an OFDM frame delayed by a transmission path decoding time.例文帳に追加

ＴＳ再生回路１７は、バッファ１７と、バッファ１７に対して伝送路復号回路から出力されたパケットを書き込む書き込みアドレスカウンタ２２と、バッファ１７からパケットを読み出し、スムージングしたＴＳを出力する読み出しアドレスカウンタ２３と、ＴＳの多重フレームと伝送路復号時間分の遅延をしたＯＦＤＭフレームとを同期させる判定回路３０とを備えている。 - 特許庁

To perform address conversion at a high speed, and to reduce the possibility of a TLB(translation lookaside buffer) mistake arises in the case of start of data transfer and passing of page boundary.例文帳に追加

アドレス変換を高速に行うとともに、データ転送開始時及びページ境界越え時にＴＬＢミスが発生する可能性を低減する。 - 特許庁

A process which prepares a gap area for a buffer accompanying correction of the program and determines an address is performed, corresponding to each object at the first time of execution.例文帳に追加

実行初回時において各オブジェクトに対応づけて、プログラムの修正に伴う緩衝用の隙間領域を設けてアドレスを決定する処理を行う。 - 特許庁