「address buffer」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

In address management of a common buffer shaped switch, plural output order chains which have a writing address register 20 and a reading address register 30 are allocated for every flow such as an output line or a quality class.例文帳に追加

共通バッファ形スイッチのアドレス管理において、出力回線や品質クラス等のフロー毎に、書き込みアドレスレジスタ２０および読み出しアドレスレジスタ３０を有する出力順序チェーンを複数割当てる。 - 特許庁

The system control section 202 sets a read address for reading next data to an address several frames ahead of the address which is read immediately before when the remaining capacity of the buffer memory exceeded a prescribed threshold (>0).例文帳に追加

システム制御部２０２は、算出したバッファメモリの残量が、所定の閾値（＞０）を超えた場合には、次のデータを読み出すための読み出しアドレスを、直前に読み出したアドレスより数フレーム分先のアドレスに設定する。 - 特許庁

An address management part 12 manages the empty address of a packet buffer memory 14 for every bank, and outputs the empty address of the bank selected from among the bank candidates selected by the BANK avoiding part 15 to the BANK avoiding part 15.例文帳に追加

アドレス管理部１２は、パケットバッファメモリ１４の空きアドレスをバンク毎に管理し、ＢＡＮＫ回避部１５によって選択されたバンク候補の中から選択したバンクの空きアドレスをＢＡＮＫ回避部１５に出力する。 - 特許庁

To provide a microprocessor equipped with an address converting mechanism for executing a dynamic address conversion by page units from a virtual address to a physical address and a low associative address conversion buffer with a large capacity, capable of suppressing the overhead of the address conversion, and preventing any limit to be imposed on the lock function of a TLB entry.例文帳に追加

仮想アドレスから物理アドレスへのページ単位の動的アドレス変換を実行するアドレス変換機構を備えたマイクロプロセッサであって、大容量で連想性の低いアドレス変換バッファを備えるとともに、アドレス変換のオーバヘッドを抑制し、かつ、ＴＬＢエントリのロック機能に課される制限を回避しうるマイクロプロセッサを提供する。 - 特許庁

A processor includes: a control register which stores an address based on a page directory corresponding to the address space; a conversion look-aside buffer which includes an entry containing a field of an address space identifier; and an execution logic which executes an "MOV to control register" command in order to switch between the address spaces without flashing the conversion look-aside buffer.例文帳に追加

本発明のプロセッサは、アドレス空間に対応するページディレクトリに基づくアドレスを記憶する制御レジスタ、アドレス空間識別子のフィールドを含むエントリを有する変換ルックアサイドバッファ、及び変換ルックアサイドバッファをフラッシュすることなしにアドレス空間の間で切り替えを行うため、「MOV to 制御レジスタ」命令を実行する実行ロジック、を備える。 - 特許庁

The first-in first-out memory device is equipped with a frequency detecting and comparing circuit 6 which compares the write speed with the read speed of a data maintenance buffer 2 before data is written and an address difference detection means which detects the address difference between the writing address where the write of the data maintenance buffer 2 is done and the read address where the read of the data is done.例文帳に追加

先入れ先出しメモリ装置には、データ保持バッファ２の書き込み速度と読み出し速度とをデータの書き込みが行われる前に比較する周波数検出比較回路６、及びデータ保持バッファ２の書き込みが行われる書き込みアドレスと読み出しが行われる読み出しアドレスとのアドレス差を検出するアドレス差検出手段が設けられている。 - 特許庁

A RAM 70 sequentially writes one-dimensional image data of the slip paper S sent from a buffer 73 from the start address 70b of an area 70a for data storage toward the last address 70c, and sequentially writes one-dimensional image data of the card C sent from the buffer 73 from the last address 70c of the area 70a for data storage toward the start address 70b.例文帳に追加

ＲＡＭ７０は、バッファ７３からのスリップ紙Ｓの１次元画像データを、データ格納用領域７０ａの先頭アドレス７０ｂから最終アドレス７０ｃに向かって順に書き込み、またバッファ７３からのカードＣの１次元画像データをデータ格納用領域７０ａの最終アドレス７０ｃから先頭アドレス７０ｂに向かって順に書き込む。 - 特許庁

The data stored in the buffer memory 13 are read by a buffer control part 12 in order according to the 1st address value of the transfer-source device 20 and the 2nd address value of a transfer-destination device 30, and a master write control part 14 outputs them at a burst to the successive address areas of the transfer- destination device 30 following the 2nd address value.例文帳に追加

バッファメモリ１３に格納された各データは、転送元デバイス２０における第１アドレス値と転送先デバイス３０における第２アドレス値とに基づいてバッファ制御部１２により順次に読み出されて、マスタライト制御部１４により、転送先デバイス３０における第２アドレス値以降の連続するアドレス領域に対してバースト出力される。 - 特許庁

The memory module includes memory chips 200, data register buffers 300, and a command/address register buffer 400, mounted on a module board 110.例文帳に追加

モジュール基板１１０に搭載されたメモリチップ２００、データレジスタバッファ３００及びコマンド／アドレスレジスタバッファ４００を備える。 - 特許庁

The selected corresponding data and the alarm bit are written into the same address as in a buffer memory 16, and are further read simultaneously.例文帳に追加

選択された対応のデータと警報ビットはバッファメモリ１６の同じアドレスに書き込まれ、さらに同時に読み出される。 - 特許庁

An input buffer 11 temporarily stores a received packet and an address acquisition section 12 acquires information required for transfer.例文帳に追加

入力パケットは入力バッファ１１に一時格納され、アドレス取得部１２で転送に必要な情報を取り出す。 - 特許庁

When the buffer status flag 10 is in a reset state, the program return address is returned and supplied from the stack memory to the program counter 3a.例文帳に追加

リセット状態であれば、スタックメモリ９からそのプログラム戻り番地をプログラムカウンタ３ａに戻し供給する。 - 特許庁

In the access operation at the timing of activating an address buffer, the delay time is set shorter than a usual delay time.例文帳に追加

アドレスバッファの活性化を伴って開始されるアクセスにおいては、通常時よりも短い遅延時間が設定される。 - 特許庁

A picture input part 101 inputs an address character string on a recording medium as picture information and stores it in a buffer 102.例文帳に追加

画像入力部101は、記録媒体上の住所文字列を画像情報として入力し、バッファ102に格納する。 - 特許庁

The plotting circuit of a VDP writes the image element data read from the fixed address area into a frame buffer memory to be stored.例文帳に追加

ＶＤＰの描画回路は、固定アドレスエリアから読み出した画像要素データをフレームバッファメモリに書き込んで記憶させる。 - 特許庁

A current address is set at the head of a data area of a memory where ring buffer data are arranged and initialization is performed (step 200).例文帳に追加

リングバッファ・データを配置するメモリのデータ領域の先頭に、カレント・アドレスを設定し初期化を行なう（ステップ２００）。 - 特許庁

Thereafter, the CPU 1 accesses to this address space to read the starting program from the external device buffer 6, and executes it.例文帳に追加

その後、ＣＰＵ１がそのアドレス空間にアクセスして、外部記憶装置バッファ６から起動プログラムを読み込んで実行する。 - 特許庁

The buffer control circuit allocates intrinsic values that low-order bits of an instruction address possibly have to the instruction buffers and prefetches instructions to the instruction buffers corresponding to the address order determined by the low-order bits from the address following a prescribed instruction fetch address as a starting point.例文帳に追加

バッファ制御回路は、前記夫々の命令バッファに命令アドレスの下位複数ビットが採り得る固有値を割当て、所定の命令フェッチアドレスの後続アドレスを基点に前記下位複数ビットによるアドレス順に対応する命令バッファに命令をプリフェッチする。 - 特許庁

There is provided an input circuit including: a buffer enable signal generation circuit which generates a buffer enable signal by which an enable section is determined responding to an external command; and a buffer circuit which buffers and outputs the external command and an external address signal responding to the buffer enable signal.例文帳に追加

外部コマンドに応答してイネーブル区間が決定されるバッファイネーブル信号を生成するバッファイネーブル信号生成回路と、該バッファイネーブル信号に応答して外部コマンド及び外部アドレス信号をバッファリングして出力するバッファ回路と、を含む入力回路を提供する。 - 特許庁

This memory controller 10 consists of a bus I/F 12, an address decoding part 14, a buffer writing controlling part 16, a buffer A 18, a buffer B 20, a memory reading request controlling part 22, a memory controlling part 24 and a memory 26.例文帳に追加

メモリ制御装置１０は、メモリ制御装置１０は、バスＩ／Ｆ１２、アドレスデコード部１４、バッファ書き込み制御部１６、バッファＡ１８、バッファＢ２０、メモリ読み出し要求制御部２２、メモリ制御部２４、及びメモリ２６で構成されている。 - 特許庁

When the judgement signal 4 from the comparing circuit 40 is inputted, an address buffer circuit 50 latches a row address signal 2 and a column address signal 3 being outputted at that time and outputs them as a row address signal 7 for capacity fuse and a column address signal 8 for capacity fuse for cutting off a capacity fuse.例文帳に追加

アドレスバッファ回路５０は、比較回路４０からの判定信号４が入力されると、その際に出力しているロウアドレス信号２およびカラムアドレス信号３をラッチして容量ヒューズを切断するための容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８として出力する。 - 特許庁

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31.例文帳に追加

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 - 特許庁

Whether or not writing/reading logical addresses are matched with the addresses stored in the logical address storage parts is determined in reading/writing data, and when those addresses are matched, data are read from the buffer corresponding to the logical address storage part, and the data are written through the buffer in a flash memory.例文帳に追加

データを読み書きする際に論理アドレス格納部の論理アドレスと一致するかどうかを判別し、一致する場合には論理アドレス格納部に対応する場合からデータを読み、又はそのバッファを介してフラッシュメモリにデータを書込む。 - 特許庁

At the time of the generation of a restoration processing instruction, when the buffer status flag 10 is in a set state, the program return address is returned and supplied from the stack buffer register 11 to a program counter 3a.例文帳に追加

復帰処理命令の発生時にバッファステータスフラグ１０がセット状態であれば、スタックバッファレジスタ１１からそのプログラム戻り番地をプログラムカウンタ３ａに戻し供給する。 - 特許庁

A registration processing part 27 is put in a standby status for the output of a request registered in the input buffer 21 (registration in a sequence secure buffer 28) until any address matching information is registered.例文帳に追加

登録処理部２７は、アドレス一致情報が登録されるまで、入力バッファ２１に登録されているリクエストの出力（順序保証バッファ２８への登録）を待ち合わせる。 - 特許庁

A transmission control part 107 reads the address of TSP data from the TSP buffer 106 by the report of a transmission period from a timer managing part 104 and writes it to a transmission queue buffer 108.例文帳に追加

送出制御部１０７は、タイマ管理部１０４からの送出周期の通知により、ＴＳＰバッファ１０６からＴＳＰデータのアドレスを読み出し、送出キューバッファ１０８に書き込む。 - 特許庁

The look-ahead load address is stored in a look-ahead operand buffer 600, and the controller 300 indexes the operand buffer 600 when the load instruction is reperformed.例文帳に追加

先読みされたロードアドレスは先読みオペランドバッファ６００に格納され、キャッシュ制御装置３００は前記ロード命令が再び実行された際に先読みオペランドバッファ６００を索引する。 - 特許庁

The CPU notifies a GPU of address information of an input buffer and an output buffer of each effect sequentially executed by the GPU based on the connection information of the input and output buffers.例文帳に追加

ＣＰＵは、入出力バッファの接続情報をもとに、ＧＰＵにて順次実行されるエフェクト毎の入力バッファおよび出力バッファのアドレス情報をＧＰＵに通知する。 - 特許庁

A copy control section 14 accesses a packet buffer 13 based on a buffer address and a buffer length which are informed by a writing section 12 and picks up the IP address and the UDP port number of the packet, accesses a content identifier retrieval table 15 by using the information as a key, and finds the content identifier of a stream carried by the receiving packet.例文帳に追加

コピー制御部１４は、書込処理部１２から通知されたバッファ番地、バッファ長を元にパケットバッファ１３へアクセスし、当該パケットのIPアドレスとUDPポート番号を取り出すとともに、該情報をキーとしてコンテンツ識別子検索テーブル１５にアクセスし、受信パケットの運ぶストリームのコンテンツ識別子を求める。 - 特許庁

When an initializing switch 31 is operated, an initializing means 32 makes a read-out address of a voice data read-out means 27 for an output buffer memory 26 coincide with a write-in address of a voice data write-in means 25 for an output buffer memory 26, and starts read-out from the latest voice data written in the output buffer memory 26.例文帳に追加

初期化スイッチ３１が操作されると、初期化手段３２は、出力バッファメモリ２６に対する音声データ読出手段２７の読出アドレスを、出力バッファメモリ２６に対する音声データ書込手段２５の書込アドレスに一致させて、出力バッファメモリ２６に書き込まれた最新の音声データから読み出しを開始させる。 - 特許庁

An address corresponding to a first memory region and an address corresponding to a second memory region are inputted to an address buffer 2 and data read from first and second memory area are outputted alternately to a data input/output section 30.例文帳に追加

アドレスバッファ２には第１のメモリ領域に対応するアドレスと第２のメモリ領域に対応するアドレスが入力されデータ入出力部３０には第１、第２のメモリエリアから読出されたデータが交互に出力される。 - 特許庁

An address signal Abuf is inputted to an address inversion section 19 from an input buffer 11, the logic value of a specific bit of the input signal is inverted or non-inverted and outputted to an address control circuit 12.例文帳に追加

アドレス反転部１９には、入力バッファ１１からのアドレス信号Ａｂｕｆが入力され、入力アドレス信号の特定ビットの論理値を反転または非反転してアドレス制御回路１２に出力するようになっている。 - 特許庁

The semiconductor nonvolatile memory sets the minimum management unit in which host side logical addresses are successively arranged, successively writes input data into a buffer, and generate the address conversion information of the logical address of each minimum management unit and the physical address of a nonvolatile memory.例文帳に追加

ホスト側論理アドレスが順次に並ぶ最小管理単位を設定し、入力されたデータをバッファに順次に書き込み、最小管理単位毎の論理アドレスと不揮発性メモリの物理アドレスとのアドレスの変換情報を生成する。 - 特許庁

When a CPU 11 for the current operational system writes data on a memory 12 for the current operational system via a bus 13, an intersystem data transmission buffer 3 monitors a write address and the data passing through the bus 13, and the address and the data are captured by the buffer 3 after the address required to be sent to a standby computer 2 is decoded.例文帳に追加

現用系ＣＰＵ１１がバス１３を介して現用系メモリ１２にデータを書き込むとき系間データ送信バッファ３は、バス１３を通過する書き込みアドレスおよびデータを監視し、予備系計算機２へ送信する必要があるアドレスをデコードするとそのアドレスおよびデータをバッファ３に取り込む。 - 特許庁

When the CPU 1 accesses a predetermined starting address at the time of starting, a starting control circuit 5 controls an external storage device interface 4 to read and transfer the starting program stored in the external storage device 2 to an external storage device buffer 6, and assigns the external storage device buffer 6 to an address space containing the starting address.例文帳に追加

起動時に、ＣＰＵ１が所定の起動アドレスにアクセスしたとき、起動制御回路５が外部記憶装置インタフェース４を制御して、外部記憶装置２に格納されている起動プログラムを読み込んで外部記憶装置バッファ６へ転送し、その外部記憶装置バッファ６を起動アドレスを含むアドレス空間に割り当てる。 - 特許庁

Also, the interface circuit 131 to which a read request signal showing an address to read the data is inputted from the CPU 10 outputs the address shown by the inputted read request signal to a read buffer 132, and the read buffer 132 acquires the data stored in the inputted address, and transfers the data to an interface circuit 131.例文帳に追加

また、ＣＰＵ１０からデータを読み出すアドレスを示す読出要求信号を入力されたインタフェース回路１３１が、入力された読出要求信号が示すアドレスをリードバッファ１３２へ出力し、リードバッファ１３２が、入力されたアドレスに記憶してあるデータを取得してインタフェース回路１３１へ転送する。 - 特許庁

A burst address generating circuit 7 for test increases a column address (y) supplied from an address buffer 3 one by one until being made to y+m-1, all addresses of (y) or more to y+m-1 or less obtained by increment are outputted as a normal burst address in ascending order.例文帳に追加

試験用バーストアドレス発生回路７が、アドレスバッファ３から供給されたカラムアドレスｙをｙ＋ｍ−１となるまで１ずつインクリメントし、インクリメントによって得られたｙ以上ｙ＋ｍ−１以下の全てのアドレスを、値が小さいものから順番に通常バーストアドレスとして出力する。 - 特許庁

A reading address range 111 is determined based on a range from a minimum address 109 in the start addresses of the image data for all colors to a maximum address 110 in the end addresses and the image data of each color in the reading address range 111 is read from the buffer for each color to be transferred to a print head.例文帳に追加

次に、全色のイメージデータの開始アドレスのうちの最小アドレス１０９から、終了アドレスのうちの最大アドレス１１０までを読み出しアドレス範囲１１１として、各色バッファの読み出しアドレス範囲１１１から各色イメージデータを読み出して印刷ヘッドへ転送する。 - 特許庁

When the comparison part 8b detects matching of the counted value and the counted value of the second counter 8a an address information calculation part 5 inputs address information in the buffer 3 of the compression frame specified by the counted value from an address detection part 8c and calculates the address information on a flash memory 11 of the specified frame.例文帳に追加

比較部8bがそのカウント値と第二のカウンタ8aのカウント値との一致を検出した時、アドレス情報算出部5は、そのカウント値で特定される圧縮フレームのバッファ3でのアドレス情報をアドレス検出部8cから入力し、その特定フレームのフラッシュメモリ11上のアドレス情報を算出する。 - 特許庁

A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided.例文帳に追加

破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。 - 特許庁

When writing a received packet in a packet buffer (12), an address thereof is stored as a read address for each of destinations corresponding to physical ports (P#0-P#n) and received packet information of the received packet is stored.例文帳に追加

受信パケットをパケットバッファ(12)に書き込むとき、そのアドレスを、物理ポート(P#0〜P#n)に対応する宛先毎に読出アドレスとして記憶すると共に、該受信パケットの受信パケット情報を記憶する。 - 特許庁

An address read control part 407 reads the destination mail addresses out of the address data buffer 403 so as to divide the plurality of destination mail addresses into a plurality of groups with a set value M as one unit.例文帳に追加

アドレス読出制御部４０７は、複数の宛先メールアドレスを、設定値Ｍ個を１つの単位として複数の群に分けるように、アドレスデータバッファ４０３から宛先メールアドレスを読み出す。 - 特許庁

An ICBI address buffer is mounted on this processor for holding the address of the instruction cache block which should be invalidated by an ICBI instruction in the execution pipe line of the processor.例文帳に追加

プロセッサの実行パイプラインにおいてペンディング状態にあるＩＣＢＩ命令によって無効化されるべき命令キャッシュブロックのアドレスを保持するためにＩＣＢＩアドレスバッファが装備される。 - 特許庁

When write from a local bus to a host bus is conducted, a first selector 137 selects an address of a FIFO pointer and stores the address and data in the FIFO buffer of the external memory 150.例文帳に追加

ローカルバスからホストバスへの書き込みがあった場合、第１のセレクタ１３７がＦＩＦＯポインタのアドレスを選択して外付けメモリ１５０のＦＩＦＯバッファにアドレスとデータを格納する。 - 特許庁

A control means sets an address for data writing in the address counter means and the data to be written are written to a buffer when the data are written from the processor to the memory.例文帳に追加

制御手段は、処理装置からメモリにデータを書き込むときにアドレスカウンタ手段にデータ書き込みのためのアドレスを設定するとともに、書き込もうとするデータをバッファに書き込む。 - 特許庁