「address buffer」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

When the address flag signal CAFLG is "H", a chip enable signal CE' is outputted from the CE buffer 26, and data are written or read to/from the memory chip 2.例文帳に追加

アドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態において、ＣＥバッファ２６からチップイネーブル信号ＣＥ’が出力され、メモリチップ２への書き込みや読み出しなどの動作が行われる。 - 特許庁

A VDP 100 receives a parameter for obtaining an attribute value from a CPU through a CPU interface 110, and retains it in a resistor in a frame buffer controller 105 or a memory address generator 107.例文帳に追加

ＶＤＰ１００は、ＣＰＵインタフェース１１０を介して、属性値を得るためのパラメータをＣＰＵから受信し、フレームバッファコントローラ１０５やメモリアドレスジェネレータ１０７内のレジスタに保持する。 - 特許庁

A read controller 3 reads the data or the message from the switch buffer 1 or the message memory 2 according to this address and the transmission instruction flag, and outputs the data or the message in time division via a selector 5.例文帳に追加

リードコントローラ３は、このアドレスと送出指示フラグに従って、スイッチバッファ１またはメッセージメモリ２から、データまたはメッセージを読み出し、セレクタ５を介して時分割で出力させる。 - 特許庁

The reading position or writing position of data is applied with the base address of a ring buffer and offset (PIX) from this, and the offset is updated only by the quantity (SIZ) of DMA transferred data.例文帳に追加

データの読み出し位置または書き込み位置をリングバッファのベースアドレスとそこからのオフセット（ＰＩＸ）で与え、オフセットをＤＭＡ転送されたデータの量（ＳＩＺ）だけ更新する。 - 特許庁

The cached code B1 is executed, whereby a code APP that is a boot code is read from the storage part 110 to the buffer part 120, and retained in the cache memory while changing the base address.例文帳に追加

そして、キャッシュされたコードＢ１を実行することにより、ブート・コードであるコードＡＰＰをストレージ部１１０からバッファ部１２０に読み込み、ベース・アドレスを変更してキャッシュ・メモリに保持する。 - 特許庁

The printing controller 21 is provided with a line buffer 23, a data transfer control part 24, an image memory 25, a writing address operation part 27, a correction information storage part 34, and a UART communication part 33.例文帳に追加

プリントコントローラ２１には、ラインバッファ２３、データ転送制御部２４、画像メモリ２５、書き込みアドレス演算部２７、補正情報記憶部３４、ＵＡＲＴ通信部３３が設けられている。 - 特許庁

At the time of receiving the write command of a continuous address, write data are accumulated in a pre-fetch buffer to be used for pre-fetch read, and outputted to a variable length bus by carrying out a series of burst transfer.例文帳に追加

連続したアドレスのライトコマンドを受信した場合はプリフェッチリードに使用するプリフェッチバッファにライトデータを積み上げて、一連のバースト転送にして可変長バスへ出力する。 - 特許庁

When the previous miss signal 38 is given, the replacement control circuit 24 carries out increment of the address 4 and reads out data of the following entry from the external memory device 3 so as to store them in the pre-fetch buffer 25.例文帳に追加

置換制御回路２４は先行ミス信号３８が与えられると、アドレス４をインクリメントし、外部メモリ装置３から次のエントリーのデータを読み出し、プリフェッチバッファ２５へ格納する。 - 特許庁

The argument fromlen is a value-result argument, initialized to the size of the buffer associated with from , and modified on return to indicate the actual size of the address stored there. 例文帳に追加

引き数fromlenは入出力両用の引き数で、呼び出し時にはfromに割り当てたバッファの大きさを入れておき、返ってくる時には実際にfromに格納されたアドレスの大きさに変更される。 - JM

The inverse quantization circuit 200 inputs pieces of data from the buffer 300 and the arithmetic unit 216 into the ROM 210 and inputs pieces of data from the arithmetic units 214, 216 into the ROM 212 as pieces of address data.例文帳に追加

そして、バッファ３００および演算器２１６からのデータをＲＯＭ２１０に、演算器等２１４，２１６からのデータをＲＯＭ２１２にそれぞれアドレスデータとして入力する。 - 特許庁

An address control part 11 writes the correction data and the image data in a buffer memory 8 so as to be able to read the correction data and the image data which correspond to each pixel by sequential access.例文帳に追加

アドレス制御部１１は、各画素に対応する補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、補正データ及び画像データをバッファメモリ８に書き込む。 - 特許庁

The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer.例文帳に追加

上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。 - 特許庁

When a flash memory of dual work is constituted using two chips of the memory device, the input buffer 13 and an address signal A19 processing logic circuit 14 are set to a enable-state.例文帳に追加

同記憶装置を２チップ用いて、デュアルワークのフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号A19加工論理回路１４がイネーブル状態に設定される。 - 特許庁

In the case that the address overlaps, the CPU 250 subscribes the write data of the overlap part to a pertinent part in the read cache data on the read buffer area 222.例文帳に追加

アドレスの重なりがある場合、ＣＰＵ２５はバッファ制御部２３２により、その重なり部分のライトデータを、リードバッファ領域２２２上のリードキャッシュデータのうちの該当部分に上書きさせる。 - 特許庁

When discontinuity of an image between the bands occurs, the band following the discontinuous part is stored from the top of the buffer and is not stored in an address continuous from the previous band.例文帳に追加

その際、バンド間で画像の不連続があると、その不連続を挟んで後続するバンドはバッファの先頭から格納され、直前のバンドから連続するアドレスに格納されることはない。 - 特許庁

To provide a recording or reproducing device in which attached data corresponding to sector data are stored in a buffer RAM and the need for designation of an address is eliminated by a system controller in the case of access to the attached data.例文帳に追加

バッファＲＡＭ内においてセクターデータに対応して付加データが記憶されるようにし、かつ付加データのアクセスについてはシステムコントローラがアドレス指定をする必要を解消する。 - 特許庁

For example, if a first functional module issues an interrupt and the interrupt is valid, a sequencer 11 writes identification information about the first functional module to a leading address of an interrupt factor buffer, 0x0100_0000, and then reads data from an interrupt factor address #1, 0x1B03_0040, and writes them to an address, 0x0100_0004.例文帳に追加

例えば、第１の機能モジュールが割込みを発行し、この割込みが有効になっているとすると、シーケンサ１１は、割込み要因バッファの先頭アドレス０ｘ０１００_００００に第１の機能モジュールの識別情報をライトして、次に、割込み要因アドレス＃１である、０ｘ１Ｂ０３_００４０番地からデータをリードして、０ｘ０１００_０００４番地にライトする。 - 特許庁

When a next read command is received from a host computer in the midst of the look-ahead process, the look-ahead process is continued when the difference between the address on the disk wherein the data finally stored in the buffer are included and the address requested from the host computer is smaller than a prescribed threshold, and when the requested address is reached, the data are transferred to the host computer.例文帳に追加

先読み処理最中にホストコンピュータから次のリードコマンドを受けた場合に、バッファ内に最後に格納されたデータが属するディスク上のアドレスと、ホストコンピュータからの要求アドレスの差が所定のしきい値よりも小さい場合には先読み処理を続行し、要求アドレスに達したら当該データをホストコンピュータに転送する。 - 特許庁

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.例文帳に追加

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁

A signal DD for specifying a display direction, a signal SDW for specifying a segment data width, and a home address HA are inputted to an address generator AG; a RAM address RA, a chip selection signal CS, and a read signal RD are generated and inputted to RAM 11; and data D0-D7 are read in byte units and given to a segment data buffer SDB.例文帳に追加

アドレスジェネレータＡＧに表示方向を指定する信号ＤＤ、セグメントデータ幅を指定する信号ＳＤＷ、ホームアドレスＨＡが入力され、ＲＡＭアドレスＲＡ、チップを選択する信号ＣＳ、リード信号ＲＤが生成されてＲＡＭ１１に与えられ、バイト単位のデータＤ０〜Ｄ７が読み出されてセグメントデータバッファＳＤＢに与えられる。 - 特許庁

When data (AAH) irrelevant to recording data has been stored in a lower address (even address) of head word data of the run length compressed recording data stored in a receiving buffer section 42 (main memory), the irrelevant byte data of the lower address of the word data including the head byte data is nullified by masking to be developed by a decode circuit 28.例文帳に追加

受信バッファ部４２（メインメモリ）に格納されているランレングス圧縮された記録データの先頭のワードデータの下位アドレス（偶数アドレス）に記録データとは無関係なデータ（ＡＡＨ）が格納されている場合には、先頭のバイトデータを含むワードデータの下位アドレス（偶数アドレス）の無関係なバイトデータをマスクして無効にしてからデコード回路２８にて展開する。 - 特許庁

An address comparison/buffer control part 11b1 discriminates kinds of a first instruction packet and a second instruction packet issued after the first instruction packet, compares a first address specified by the first instruction packet with a second address specified by the second instruction packet, and outputs an instruction to connect the first and second instruction packets.例文帳に追加

アドレス比較・バッファ制御部１１ｂ１は、第１の命令パケット及び第１の命令パケットの後に発行される第２の命令パケットの種類を判別し、第１の命令パケットが指定する第１のアドレスと第２の命令パケットが指定する第２のアドレスとを比較し、第１及び第２の命令パケットを結合する指示を出力する。 - 特許庁

In the information processing system, in which a communication means for performing communication processing is connected to an information processor provided with a storage means, the communication means is provided with a means for previously securing a receiving buffer in the storage means before communication processing, a means for managing the address of the receiving buffer and a means for storing received data in the address of the storage means.例文帳に追加

記憶手段を具える情報処理装置に通信処理を行う通信手段が接続された情報処理システムにおいて、前記通信手段が、通信処理に先立って前記記憶手段に受信バッファを予め確保するための手段、該受信バッファのアドレスを管理するための手段、及び、受信したデータを前記記憶手段の該アドレスに蓄積するための手段を具備する。 - 特許庁

Provided is an address signal generating means 3 of generating a readout address signal for an image signal stored in a frame buffer 2 so as to obtain a folding figure having the circumference of a circle having an arbitrary radius as a phase-geometrical border as to an image in the area defined with the circle having the arbitrary radius at an arbitrary position of the image stored in the frame buffer 2.例文帳に追加

フレームバッファ２に記憶された画像の任意の位置について、任意の大きさの半径を有する円で定義される領域内の画像を、当該円の中心を破断点として位相幾何学的に上記円の円周を境界とする折り返し図形が得られるように、フレームバッファ２に記憶された画像信号の読み出しアドレス信号を生成するアドレス信号生成手段３を備える。 - 特許庁

The error correction processing is executed in a high-speed access mode of a buffer memory 5 while using the entire width of a data bus of the buffer memory 5 by holding an error correction address and a corrected data value obtained by calculation in an error correction circuit 20 and continuously performing error corrections to contiguous addresses.例文帳に追加

計算により得られた誤り訂正アドレス及び訂正データ値をエラー訂正回路２０内に保持しておき、連続したアドレスに対するエラー訂正を連続して行うことにより、バッファメモリ５のデータバス幅を全て使用しながら、当該バッファメモリ５の高速アクセスモードで訂正処理を実行する。 - 特許庁

The data receiver 100 includes a MAC receiver 101, a MAC/De-Framer 102, a TCP(UDP)/IP/De-Framer 104, a checksum calculator 110, a delimiter checker 113, an address generator 115, a reception packet buffer 117 and a reception buffer 118.例文帳に追加

データ受信装置１００は、ＭＡＣ受信装置１０１と、ＭＡＣ／Ｄｅ−Ｆｒａｍｅｒ１０２と、ＴＣＰ（ＵＤＰ）／ＩＰ／Ｄｅ−Ｆｒａｍｅｒ１０４と、チェックサム算出装置１１０と、デリミタチェッカ１１３と、アドレス生成装置１１５と、受信パケットバッファ１１７と、受信バッファ１１８とを備える。 - 特許庁

The command judgment circuit 26 identifies flag bits of the command, judges whether or not demand sector is stored in a buffer RAM, and gets a sector information readout register 23 to read out sector information via a readout address generation circuit 20 when target sector is stored in the buffer RAM.例文帳に追加

コマンド判定回路２６は、コマンドのフラグビットを認識し、要求セクタがバッファＲＡＭに記憶されているか否かを判定し、目標セクタがバッファＲＡＭ内に記憶されていた場合、読出アドレス発生回路２０を介してセクタ情報をセクタ情報読出レジスタ２３に読み出させる。 - 特許庁

To provide a frame synchronizer circuit capable of suppressing the buffer area of a memory to the absolute minimum, and appropriately controlling an address control circuit even if a frame frequency differential amount exceeds a buffer capacity, thereby outputting a normal image.例文帳に追加

メモリのバッファ領域を必要最小限に抑えるとともに、フレーム周波数差分量がバッファ容量を越えた場合においてもアドレス制御回路を適切に制御することができ、正常な画像を出力することが出来るフレームシンクロナイザ回路を提供することを目的とする。 - 特許庁

A CPU 120 sets data whose kinds are different for each communication in regions B1-Bn of a communication buffer 131 synchronously with each communicating timing, and sets data whose kind is the same for each communication in a region A of the communication buffer 131 in a longer cycle thanwiring address counter part 13 by the 21.例文帳に追加

ＣＰＵ１２０は、各通信タイミングに同期して通信毎に種類の異なるデータを通信バッファ１３１の領域Ｂ１〜Ｂｎにセットするとともに、通信タイミングよりも長い周期にて通信毎の種類が同じデータを通信バッファ１３１の領域Ａにセットする。 - 特許庁

In order that processing contents the control register VL-MODE instructs becomes executable, the part 5 controls a second DCT buffer part 11, an address generation part 12, a DCT generation part 13, a variable length code(VLC) generating part 14, a shifter part 15, a VLC buffer part 16 and a VLC packing part 17.例文帳に追加

シーケンス制御部５は制御レジスタVL_MODEの指示する処理内容が実行可能となるように、第２ＤＣＴバッファ部１１、アドレス生成部１２、ＤＣＴ生成部１３、ＶＬＣ生成部１４、シフタ部１５、ＶＬＣバッファ部１６及びＶＬＣパック部１７を制御する。 - 特許庁

A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21.例文帳に追加

ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。 - 特許庁

In a voice reproducing unit 103, a system control section 202 calculates the remaining capacity of a buffer 203 for accumulating compressed and encoded voice data, and sets a read address when an expansion decoding section 204 reads data from the buffer 203 according to the calculation result.例文帳に追加

音声再生装置１０３において、システム制御部２０２は、圧縮符号化された音声データを蓄積しているバッファ２０３の残量を算出し、その算出結果に応じて、伸張復号化部２０４がバッファ２０３からデータを読み出す際の読み出しアドレスを設定する。 - 特許庁

When an end point descriptor that is an address for accessing a USB device from a USB host is obtained, the number of pipes necessary for communication is determined, a buffer is allocated only to pipes to be used, and sizes of the buffer allocated to the pipes are changed according to communication traffic of the each pipe.例文帳に追加

ＵＳＢホストからＵＳＢ機器にアクセスする際のアドレスとなる、エンドポイントディスクリプタを取得した際に、通信を行うのに必要なパイプ数を判断し、使用するパイプにのみバッファを割り付け、各パイプの通信量に応じて、パイプに割り付けたバッファサイズを変更する。 - 特許庁

When the buffer 4 receives the data and the address, it generates a bus request for acquiring a right for the bus to a CPU 21 for the standby system, and when the right for the bus is acquired, the bus 15 and the bus 25 are connected by a conflict control switch 23 for the standby system, a content of a buffer 4 is written in a memory 22.例文帳に追加

バッファ４は、データおよびアドレスを受信すると予備系ＣＰＵ２１に対してバス権獲得のためのバスリクエストを出し、バス権を獲得すると予備系競合制御スイッチ２３によってバス１５とバス２５が接続され、バッファ４の内容がメモリ２２に書き込まれる。 - 特許庁

The packet buffer FIFO memory device includes a writing means for writing the writing packet data in the memory while specifying a writing address, a reading means for sequentially reading the packet data from the memory while specifying a reading address and a state control means for performing the FIFO control for the writing means and the reading means.例文帳に追加

書き込みパケットデータについて書き込みアドレスを指定しつつメモリへの書き込みをなす書込み手段と、読み出しアドレスを指定しつつメモリからパケットデータを順次読み出す読出し手段と、書込み手段と読出し手段についてFIFO制御をなす状態制御手段と、を含む。 - 特許庁

When the V resize buffer 24 stores a data amount in the prescribed unit, a CPU 14 applies JPEG compression to the data in the unit of 1 MCU, stores the result to a flash ROM 30 and creates an information table wherein a write address and a top address of compressed data of each block associated with a block number of each block are stored.例文帳に追加

Ｖリサイズバッファ２４に所定のデータ量が蓄積されると、１ＭＣＵ単位でJPEG圧縮してフラッシュＲＯＭ３０に保存するとともに、各ブロックのブロック番号に関連づけて各ブロックの圧縮データの書込位置及び先頭値とが記憶された情報テーブルを作成する。 - 特許庁

To solve the problem that the acceleration of address conversion by a TLB(translation lookaside buffer) cache can not be expected because the possibility that the TLB cache overflows becomes high when many pieces of long data spreading over a plurality of pages are transferred in a system that exchanges data while performing address conversion between a plurality of nodes.例文帳に追加

複数のノード間でアドレス変換を行ないながらデータをやり取りするシステムにおいて、複数ページに渡る長いデータを多数転送していると、ＴＬＢキャッシュが溢れる可能性が高くなり、ＴＬＢキャッシュによるアドレス変換の高速化が期待できなくなる。 - 特許庁

A table that a DTS extracted by a DTS extract means 103, an ID issued by each picture from an ID addition means 104 is related to an address of an input buffer 105 storing a head of a picture is created in a DTS, ID, storage address storage memory 106.例文帳に追加

ＤＴＳ，ＩＤ，格納アドレス保持メモリ１０６に、ＤＴＳ抽出手段１０３で抽出されたＤＴＳとＩＤ付加手段１０４でピクチャ毎に発行したＩＤとピクチャの先頭を格納した入力バッファ１０５のアドレスとを関連づけたテーブルを作成する。 - 特許庁

When a data signal DT is output by designating an address "X" with the use of an address signal AD, the data signal DT is held in a transmission buffer 14 at the timing of a writing control signal WT, a "0" signal ADY is held in an FF 15, and a selection signal SL is made to be "0".例文帳に追加

アドレス信号ＡＤでアドレス“Ｘ”を指定してデータ信号ＤＴを出力すると、書き込み制御信号ＷＴのタイミングで送信バッファ１４にデータ信号ＤＴが保持されると共に、ＦＦ１５には“０”の信号ＡＤＹが保持され、選択信号ＳＬは“０”となる。 - 特許庁

By referring to information which is managed by the originating MAC address information acquisition unit 102, a frame to be transmitted for each originating MAC address is determined one by one sequentially by a transmission control determination unit 105, and the frame held by the buffer 104 is transmitted sequentially one by one for each terminal.例文帳に追加

送信制御判定部１０５が、発信元ＭＡＣアドレス情報取得部１０２が管理する情報を参照して、送信するフレームを発信元ＭＡＣアドレスごとに１フレームずつ順次決定することにより、バッファ１０４に保持したフレームを端末ごとに１フレームずつ順次送信する。 - 特許庁

Moreover, a counter 21 counting the number of units of picture information, an address buffer 22 storing leading addresses and a judgment means judging completion codes are provided in the controller 12 and the controlling of a memory 13 is performed according to the count value, the address information and the judgment signal in the controller 12.例文帳に追加

さらにこのメモリコントローラ１２には、画像情報の単位の数を計数するカウンタ２１と先頭アドレスを記憶するアドレスバッファ２２と終了コードを判別する判別手段２３とが設けられ、これらの計数値、アドレス情報及び判別信号に従ってメモリ１３の制御が行われる。 - 特許庁

When the transfer request leading sector address is located in a range counted by a check sector counter 61 from the error check completion leading address, it is discriminated that the error check process for the request sector has been completed and the rector is stored in the buffer RAM and the data are automatically transferred into a host side.例文帳に追加

転送要求先頭セクタアドレスがエラーチェック終了先頭アドレスからチェックセクタカウンタ６１によってカウントされている範囲にある場合には、要求セクタがエラーチェック処理を終えてバッファＲＡＭに記憶されていると判定し、データをホスト側に自動転送させる。 - 特許庁

In response to retrieving a queue element from the queue data structure, the network adapter requests translation of an untranslated address specified by the queue element, and the translated address is stored in the network adapter prior to receiving a data packet targeting a buffer related to the queue element.例文帳に追加

キュー・データ構造からキュー・エレメントを検索したことに応答して、ネットワーク・アダプタは、キュー・エレメントに指定された未変換アドレスの変換を要求し、キュー・エレメントに関連するバッファをターゲットにするデータ・パケットを受信する前に変換済みアドレスをネットワーク・アダプタに保管することができる。 - 特許庁

A bus buffer 2 is provided with a plurality of comparators 5 (5a, 5b,...5n) to configure the address to perform access limitation on an I/O device 4 and a signal converter 6 is provided at the output side of the comparators 5.例文帳に追加

バスバッファ２には、Ｉ／Ｏ装置４へアクセス制限を行うためのアドレスを設定する複数のコンパレータ５（５ａ，５ｂ，・・・５ｎ）が設けられ、コンパレータ５の出力側には信号変換部６が設けられる。 - 特許庁

When the size of image data is smaller than the size of a sheet for formed an image, writing of image data into the page buffer 1 is started from such an address as an area becoming the margin of a sheet is taken into account.例文帳に追加

また、画像データのサイズが画像を形成すべき用紙サイズよりも小さい場合に、ページバッファ１への画像データの書込みを、用紙の余白となるエリア領域を考慮したアドレスから開始する。 - 特許庁