「address buffer」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

An address in the frame buffer of a base image is also determined by the first process processing part 202, and transmitted each time to a second process processing part 204 being the processing request origin of the second image processing process.例文帳に追加

ベース画像のフレームバッファ内でのアドレスも第１プロセス処理部２０２において決定し、第２画像処理プロセスの処理要求元である第２プロセス処理部２０４へその都度送信する。 - 特許庁

In a transfer-source device 20, a master read control part 11 inputs pieces of data stored in successive addresses areas following a 1st address at a burst and the data are stored in a buffer memory 13.例文帳に追加

転送元デバイス２０において第１アドレス値以降の連続するアドレス領域に記憶されている各データは、マスタリード制御部１１によりバースト入力され、バッファメモリ１３に格納される。 - 特許庁

A printing data control part 11 receives the data storage address of the printing data from a priority control part 14, takes out the printing data from a reception buffer 13 and sends them out to an editing part 16.例文帳に追加

印刷データ制御部１１は、優先順位制御部１４から印刷データのデータ格納アドレスを受け取り、受信バッファ１３から該当印刷データを取り出して編集部１６に送出する。 - 特許庁

When the address signal ADR of a reading target is outputted from a CPU 11, a corresponding read data DR is read from the flash memory 12, and supplied to the CPU 11 and a 3-state buffer 16.例文帳に追加

ＣＰＵ１１から読み出し対象のアドレス信号ＡＤＲが出力されると、フラッシュメモリ１２から対応する読出データＤＲが読み出され、ＣＰＵ１１と３ステートバッファ１６に与えられる。 - 特許庁

An address on buffer of data packet is determined in a multiplex order for every program in which an AV streams multiplexing controller 101 is input and stored in order into a multiplex spacing counter at output sequential data 103.例文帳に追加

ＡＶストリーム多重化制御部１０１が入力される番組毎にそのデータパケットのバッファ上のアドレスを多重順に決定し、出力配列データ１０３に多重間隔カウンタに順次格納する。 - 特許庁

To provide an optical disk reading method for improving reading speed when an optical disk in which a series of data is recorded in a discontinuity physical address is read into a buffer for previous cache processing.例文帳に追加

不連続な物理アドレスに一連のデータが記録された光ディスクを、先読みキャッシュ処理のためにバッファに読み込む際の読み込み速度を改善する光ディスク読み込み方法を提供する。 - 特許庁

When the continuity of the address 24 is determined from the information read from the write buffer 18, continuous writing of data by the burst operation or writing with the bank as a unit is executed selectively.例文帳に追加

一方、ライトバッファ１８から読み出した情報からアドレス２４の連続性が判定されると、バースト動作によるデータの連続的な書き込み或いはバンクを単位とした書き込みを選択して実行させる。 - 特許庁

The basic processor 410 judges that the data transfer fails and executes suitable transfer interrupting processing on the basis of the transfer direction information and address information of data stored in a buffer 510.例文帳に追加

基本処理装置４１０は、データ転送が失敗と判断して、バッファ５１０に格納されているデータの転送方向情報と、アドレス情報とに基づいて適宜の転送中断処理を実行する。 - 特許庁

An ACK control 2 arithmetically operates a difference between the unprocessed command number and the completed processing number in the pipeline buffer 4 on the basis of the count number of the address pointer forming circuits 3 and 6, and controls a return of the ACK signal to the CPU 1.例文帳に追加

ACKコントロール２はアドレスポインタ生成回路３，６のカウント数を元にパイプラインバッファ４内の未処理命令数と完了処理数の差を演算してCPU１へのＡＣＫ信号返送を制御する。 - 特許庁

The control section 105, based on the calculated wait time, writes digital voice data to an address of the reproduction buffer 101 that is corrected from a reception section 100 to apply fluctuation correction control by waiting an optimum reproduction wait time.例文帳に追加

この値から１０５は、受信部１００から再生バッファ１０１の補正された位置へディジタル音声データを書き込み、最適な再生待ち時間を待つことでゆらぎ補正制御をする。 - 特許庁

Data stored ahead is read-out ahead in the area A and CPU 101 specifies a reading address to read MIDI data toward a direction for writing in the ring buffer.例文帳に追加

エリアＡは先に格納されたデータが先に読み出されるようになっており、ＣＰＵ１０１は、リングバッファの書込を行う方向に向かってＭＩＤＩデータの読み出しを行っていくように読出アドレスを特定する。 - 特許庁

The data buffer circuit 10 sandwiched between an image processing system 1A and a main system 2 comprises a RAM 130 with one port, a control signal generation section 110, an address generation section 100, and a first selector 113.例文帳に追加

また、このバッファ回路及び制御方法に用いられる、同期式記憶回路と、非同期式回路との間のデータ転送制御を行うインターフェース回路及びその制御方法の提供を目的とする - 特許庁

A memory buffer on the memory module includes: the (Pre-launch) function for advancing outputs of address/command signal (CA); and the (Post-launch) function of delaying outputs of the control signal (CTRL).例文帳に追加

メモリモジュール上のメモリバッファは、アドレス、コマンド信号（ＣＡ）に出力を速める（Ｐｒｅ−ｌａｕｎｃｈ）機能とコントロール信号（ＣＴＲＬ）に出力を遅くする（Ｐｏｓｔ−ｌａｕｎｃｈ）機能を備える。 - 特許庁

In recording operation, the input data are read out from a buffer memory 13 in order of address An-m...An-1→An, and the recording data modulated by an encoder are recorded on an optical disk 32 in order of sector Sn-m...Sn-1→Sn.例文帳に追加

記録動作では、アドレスＡn-m…Ａn-1→Ａnの順でバッファメモリ１３から入力データが読み出され、エンコーダにて変調された記録データが、セクタＳn-m…Ｓn-1→Ｓnの順で光ディスク３２に記録される。 - 特許庁

When the data transfer device issues a bus request to the host bus and acquires bus use right, the address and data are taken out from the FIFO buffer of the external memory 150 and written in a device on the host bus.例文帳に追加

そして、データ転送装置がホストバスへのバスリクエストを出して、バス使用権を取得したら、外付けメモリ１５０のＦＩＦＯバッファからアドレスとデータを取り出してホストバス上のデバイスへ書き込みを行う。 - 特許庁

When a normal flash memory is constituted using one chip of a non-volatile semiconductor memory, an input buffer 13 and an address signal A19 processing logic circuit 14 are set to a disable-state.例文帳に追加

不揮発性半導体記憶装置を１チップ用いて、通常のフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号A19加工論理回路１４がディスエーブル状態に設定される。 - 特許庁

To prevent read cache data from being partially invalidated in the case that address on a disk medium overlaps as for the write data newly stored in a buffer memory and the already stored read cache data.例文帳に追加

バッファメモリに新たに格納されたライトデータと既に格納されているリードキャッシュデータとの間にディスク媒体上でのアドレスの重なりがある場合、当該リードキャッシュデータが部分的に無効になるのを避ける。 - 特許庁

A speaker terminal 10 accumulates audio data which is supplied from a content supply device 20 in a data buffer 111A and transmits the audio data and an IP address of the own terminal.例文帳に追加

スピーカ端末１０は、コンテンツ供給装置２０から供給されたオーディデータをデータバッファ１１１Ａに蓄積するとともに、オーディオデータと自端末のＩＰアドレスとをセンタ装置４０へ送信する。 - 特許庁

First correction of distortion is performed while setting the difference between writing angle and reading angle for the address space of a buffer memory BM equal to the inclination angle of the scanning line against the main scanning direction.例文帳に追加

第１の歪み補正は、バッファメモリＢＭのアドレス空間に対する書込角度と読出角度との角度差を、主走査方向に対する走査ラインの傾斜角度と等しくなるように設定して行われる。 - 特許庁

When a host 1 issues the erase command (step 201), a control processor (MPU) 4 registers address information of an area to be erased in a table 300 (refer to Fig. 300) on a data buffer 6 (step 202).例文帳に追加

ホスト１が消去命令を発行した場合（ステップ２０１）、制御プロセッサ(MPU)４は、消去すべき領域のアドレス情報をデータ・バッファ６上のテーブル３００（図３参照）に登録する（ステップ２０２）。 - 特許庁

When recursively circulating and storing data with respect to the ring buffer, by alternately carrying out a round of storing data from the top address, and a round of storing data from an address position shifted predetermined bytes from the top address of the ring address, newly buffered data is shifted and stored with respect to previously buffered data, and the loss position is grasped by a corrective operation result of the stored data.例文帳に追加

リングバッファに対してデータを再帰的に循環させて格納する際に、リングバッファの先頭アドレスよりデータを格納する周回と、リングバッファの先頭アドレスを所定のバイト分シフトしたアドレス位置からデータを格納する周回と、を交互に実行することで、前回バッファリングしたデータに対して新たにバッファリングしたデータをずらして格納し、該格納されたデータの訂正演算結果により、消失位置を把握する構成とした。 - 特許庁

The FIFO control circuit is provided with a control means for specifying a plurality of memory areas to be used as the FIFO buffer by an area designating means, and for holding address information for read access and write access for each specified memory area by an address pointer means, and for FIFO operating the prescribed memory area, by using the address pointer means, in response to the request from the input/output circuit.例文帳に追加

ＦＩＦＯ制御回路は、ＦＩＦＯバッファとして利用する複数のメモリ領域をエリア指定手段で規定し、規定されるメモリ領域毎にリードアクセス及びライトアクセスのためのアドレス情報をアドレスポインタ手段で保持し、入出力回路からの要求に応答して、所定のメモリ領域を、前記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含む。 - 特許庁

An MPEG code feeder 1 logically constitutes the same number of FIFO buffers as the number of channels of a picture stream in a buffer memory 5, inputs and writes code data 170-172, in addresses indicated by write address pointers 31-33 of corresponding channels, and outputs code data 139 read from an address indicated by a read address pointer 34 to an MPEG video decoder in the latter stage.例文帳に追加

ＭＰＥＧ符号供給装置１は、画像ストリームのチャネル数と同数のＦＩＦＯバッファをバッファメモリ５内に論理的に構成し、符号データ１７０〜１７２を入力して対応するチャネルの書込アドレスポインタ３１〜３３の指すアドレスに書き込み、読出アドレスポインタ３４の指すアドレスから読み出した符号データ１３９を後段のＭＰＥＧビデオデコーダへ出力する。 - 特許庁

An image processor 12 of an image printer inputs data transmitted from an image fetching device 1 to a network through an input I/F 11, separates them into image data and the other data containing profile data and network address and respectively stores the image data in an image buffer 12b and the other data in a profile buffer 12a.例文帳に追加

画像印刷装置１０の画像処理装置１２は、画像取込装置１からネットワークに送信されたデータを入力Ｉ／Ｆ１１を介して入力し、それを画像データとプロファイルデータ，ネットワークアドレスを含む他のデータとに分離し、そのうち画像データを画像バッファ１２ｂに、他のデータをプロファイルバッファ１２ａにそれぞれ記憶する。 - 特許庁

The instruction buffer stores a part of the data read by the control part which exceeds the bus width of the CPU 132, and when the CPU 132 executes the instruction reading cycle to the ROM 133 with the successive address next, the control part outputs the data retained by the instruction buffer to the data bus of the CPU 132.例文帳に追加

そして、命令用バッファは、制御部が読み出したデータをＣＰＵ１３２のバス幅を超えている分だけ格納し、制御部は、ＣＰＵ１３２が次回に連続するアドレスでＲＯＭ１３３に対する命令読み出しサイクルを実行すると、命令用バッファが保持しているデータをＣＰＵ１３２のデータバスに出力する。 - 特許庁

Upon the receipt of a message, the message-handling section applies reception search to a message buffer, to determine the address, to which the received message is to be stored and furthermore performs transmission searching for determining a transmission candidate message according to an identifier given to a transmission message stored in the message buffer, at the same time as the performing of the reception searching.例文帳に追加

メッセージハンドリング部は、メッセージを受信した場合に、前記メッセージバッファについて受信サーチを行って受信メッセージを格納すべき位置を決定し、更に、この受信サーチと同時に、前記メッセージバッファに格納された送信メッセージに与えられた識別子に従って送信候補メッセージを決定する送信サーチも実行する。 - 特許庁

A CPU 2 generates horizontal synchronizing signal data, vertical synchronizing signal data and picture data and writes them in a frame buffer 31 set in an address space of a main memory 3 of the CPU and writes data read out from the frame buffer 31 in a FIFO memory 4, and data are outputted from the FIFO memory 4 to a CRT 6 synchronously with a dot clock.例文帳に追加

ＣＰＵ２は、水平同期信号データ、垂直同期信号データ、 及び画像データを生成して、 該ＣＰＵのメインメモリ３のアドレス空間に設定されたフレームバッファ31に書き込むとともに、フレームバッファ31から読み出したデータをＦＩＦＯメモリ４に書き込み、ＦＩＦＯメモリ４はドットクロックに同期してＣＲＴ６に出力する。 - 特許庁

The control circuit performs a seek process for seeking a light spot to a track in suspension, then predicts whether the buffer has the over error (short error), or whether the buffer has the over error (short error) when the light spot reaches a recording (reproduction) restarting address on the track on which the light spot indicates a position for restarting the recording (reproduction).例文帳に追加

そして、中断したときのトラックに光スポットをシークさせるシーク処理を実行した後、バッファがオーバーエラー（ショートエラー）しているか、あるいは光スポットが記録（再生）を再開すべき位置を示す当該トラック上の記録（再生）再開アドレスに到達したときにバッファがオーバーエラー（ショートエラー）するかどうかを予測する。 - 特許庁

When the LRU management of data existing on the buffer and a write request from a computer are performed, a buffer controlling part 2 records the address to be written on the magnetic DISK drive on the table 5 and requests the device to write the data and the part 4 to execute differential backup.例文帳に追加

バッファ制御部２は、バッファ上に存在するデータのＬＲＵ管理とコンピュータからの書き込み要求時に、アドレス管理テーブル５に書き込むべきデータの磁気ＤＩＳＫ装置上のアドレスを記録し、磁気ＤＩＳＫ装置３にデータの書き込みの依頼と、差分バックアップ制御部４に差分バックアップの実行を依頼する。 - 特許庁

When an address counter 1002 counts up from zero to nc-1, it is written in the symbol buffer memory corresponding to the ascending order of a carrier number before the frequency de-interleave (de-randomizing) during writing-in and it is read out from the symbol buffer memory corresponding to the ascending order of the carrier number after the frequency de-interleave during reading-out.例文帳に追加

そして、アドレスカウンタ１００２が０からｎｃ−１までカウントアップするときに、書き込み時には周波数デインターリーブ（デランダマイズ）前のキャリア番号の昇順に対応したシンボルバッファメモリに書き込み、読み出し時には周波数デインターリーブ後のキャリア番号の昇順に対応したシンボルバッファメモリから読み出す。 - 特許庁

A main memory block 5f of the nonvolatile memory 5e is partitioned to a plurality of sub-memory blocks 5m, and a buffer memory 4d provided in a RAM has a 1:1 address correspondence with the sub-memory blocks 5m.例文帳に追加

不揮発性メモリ５eの主メモリブロック５ｆを複数のサブメモリブロック５ｍに区画するとともに、ＲＡＭに設けるバッファメモリ４ｄを、該サブメモリブロック５ｍと一対一のアドレス対応関係を有するものとしておく。 - 特許庁

The start address and the start time code for each piece of music stored in a buffer memory 16 are taken into a CPU 20, and the number of sectors required for constituting one frame when the compressed data of each piece of the music are decoded is calculated.例文帳に追加

バッファメモリ１６に記憶された各曲の開始アドレスおよび開始タイムコードをＣＰＵ２０に取り込み、各曲の圧縮データを復号したときの１フレームを構成するために必要なセクター数を演算する。 - 特許庁

A writing control section 30 updates input-phase information composed of (m) bits, and supplies the FIFO buffer 10 with a bit row composed of a high-order (j) bit (j<m) in the input-phase information as the writing address.例文帳に追加

書き込み制御部３０は、ｍビットからなる入力位相情報を更新し、入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を書き込みアドレスとしてＦＩＦＯ１０に供給する。 - 特許庁

The ferroelectric memory device 1 is provided with a memory part 2, a sense amplifier 3, a column decoder 4, address buffers 5a and 5b, a row decoder 6, an I/O buffer circuit 7, a control circuit 8a, and an evaluation circuit part 9.例文帳に追加

強誘電体メモリ装置１には、メモリ部２、センスアンプ３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、入出力バッファ回路７、制御回路８ａ、及び評価回路部９が設けられている。 - 特許庁

When a prefetch request is issued from the CPU 1 to a network interface 100, a memory bus interface 120 moves the data from external memories 140 to 143 to a buffer memory 125 based on a designated address.例文帳に追加

ＣＰＵ１からネットワークインタフェース１００へプリフェッチ要求を発すると、メモリバスインタフェース１２０が、指定されたアドレスに基づいて外部メモリ１４０〜１４３からバッファメモリ１２５まで該当するデータを移動しておく。 - 特許庁

When rewrite of an MM 12 is performed (11), the memory update information is transferred to a back up node 20 (14) on registering its address A in a retransmission buffer 132 (12, 13) with sequential numbers S in an active node 10.例文帳に追加

現用ノード１０ではＭＭ１２の書き替えが行われる（１１）と、そのアドレスＡをシーケンシャル番号Ｓとともに再送バッファ１３２に登録した（１２，１３）上でメモリ更新情報を予備ノード２０に転送する（１４）。 - 特許庁

A bridged-over management section 15 executes the processing of bridged-over short cells according to bridged-over information denoting a storage address of the cell storage buffer 14 managed by each virtual connection and each quality class.例文帳に追加

またがりが生じているショートセルの処理は、またがり管理部１５において仮想コネクション毎及び品質クラス毎に管理されるセル保管バッファ１４内の格納位置を示すまたがり情報によって実行される。 - 特許庁

The writing control unit 4 generates a writing control signal 85 for redundantly writing the writing data 83 stored in the buffer 3 to the plurality of storage elements 6 each of which has a different address.例文帳に追加

書き込み制御部４は、互いに異なるアドレスが割り当てられた複数の記憶素子６に、バッファー３に保持された書き込みデータ８３を重複して書き込むための書き込み制御信号８５を生成する。 - 特許庁

Also, the circular buffer 106 continuously reads encoded bits from the memory according to the readout start address to be input from the control part 105, and outputs it as a transmission bit system to a modulation part 107.例文帳に追加

また、サーキュラバッファ１０６は、制御部１０５から入力される読み出し開始アドレスに従ってメモリから符号化ビットを連続的に読み出して送信ビット系列として変調部１０７に出力する。 - 特許庁

The input current from the sensor 1 is converted into digital values with an A/D convertor 23, sequentially written on a ring buffer 26 from an address 0 to the maximum value N, and written from 0 again when being the maximum value N.例文帳に追加

センサ１から入力電流は、Ａ／Ｄ変換器２３によりデジタル値に変換され、リングバッファ２６にアドレス０から最大値Ｎまで順次書き込まれ、最大値Ｎになると再度０から書き込まれる。 - 特許庁

Further, prior to the writing of data 22 outputted from the CPU 12 to the write buffer 18, the continuity of an address 24 is examined, and information related to the continuity is stored in pairs with writing data 22.例文帳に追加

更に、ＣＰＵ１２から出力されたデータ２２をライトバッファ１８に書き込むのみ先立ってアドレス２４の連続性について調べ、その連続性に関する情報を書込み用データ２２と対にして格納する。 - 特許庁

The data transfer of a communication control part is all represented by write commands and the configuration (setting of address space) on the PCI bus is used to separate the addressing of the data buffer into logical addresses and physical addresses.例文帳に追加

通信制御部のデータ転送を書込みコマンドで全てを表すとともに、ＰＣＩバス上のコンフィグレーション（アドレス空間の設定）を用いることにより、データバッファのアドレッシングを論理アドレスと物理アドレスに分離する。 - 特許庁

Only a two-track portion of a storage area as the reference line and the decoding line is reserved in the data buffer 8, and toggle management of the DMA address of the reference line and that of the encoding line can be performed in the unit of lines.例文帳に追加

また、データバッファ８に参照ライン及び復号化ラインとしての記憶領域を２ライン分だけ確保し、参照ラインのＤＭＡアドレスと符号化ラインのＤＭＡアドレスをライン単位でトグル管理することもできる。 - 特許庁

Whether there is continuity between the sector address information of the reproduction sector and that of the subsequent sectors is decided (ST13), and only when there is continuity, are the data of the reproduction sector existing in the buffer made transferable to the host device (host) (ST14).例文帳に追加

再生セクタと後続セクタのセクタアドレス情報に連続性があるか判断し(ST13)、連続性があるときのみ、バッファ内にある上述の再生セクタのデータを、上位装置（ホスト）に送出可能な状態にする(ST14)。 - 特許庁

Since the data can be read from the FIFO buffer 11 even if all the bits of the address signal AD do not match, a plurality of continuous data can be read from a CPU or a DMA controller.例文帳に追加

アドレス信号ＡＤの全ビットが一致しなくてもＦＩＦＯバッファ１１からデータを読み出すことができるので、ＣＰＵやＤＭＡコントローラから連続する複数のデータを効率良く読み出すことができる。 - 特許庁